JPS62150869A - 化合物半導体装置 - Google Patents
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/48655—Nickel (Ni) as principal constituent
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は化合物半導体装置、特に耐ワイヤポンディング
強度が高い砒化ガリウム半導体装置に関する。
強度が高い砒化ガリウム半導体装置に関する。
低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジス2として、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
(G a A s −FET)が広く知られている。ま
た、このGaAs−FETの一つとして、ショットキ障
壁ゲート形電界効果トランジスタ(SBG−FETと略
す。)が知られている。5BG−FETはn導電型の能
動(アクティブ)領域主面に設けられたオーミック接触
構造のソース・ドレイン電極と、その中間に一つあるい
は二つ設けられたショットキ接合構造のゲート電極とか
らなり、シングルゲート構造あるいはデュアルゲート構
造を構成している。
ロ波トランジス2として、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
(G a A s −FET)が広く知られている。ま
た、このGaAs−FETの一つとして、ショットキ障
壁ゲート形電界効果トランジスタ(SBG−FETと略
す。)が知られている。5BG−FETはn導電型の能
動(アクティブ)領域主面に設けられたオーミック接触
構造のソース・ドレイン電極と、その中間に一つあるい
は二つ設けられたショットキ接合構造のゲート電極とか
らなり、シングルゲート構造あるいはデュアルゲート構
造を構成している。
ところで、前記のGaAsMES−FETにあっては、
ソース・ドレイン電極は、11.(1系材料が多用され
ている。また、Auと(:、a As基板とのオーミッ
クコンタクトをとるために、AuとGeとからなる合金
を蒸着によって直接GaAs基板に被着させるとともに
、アロイによってGaAs1板の表面にAu−Ge−G
a−Asによる四元合金層を形成している。たとえば、
工業調査会発行[電子材料J1.975年8月号、昭和
50年8月1日発行、P57〜P60に記載されている
ように、GaAs基板にA u −G eを蒸着すると
ともに、アロイを行うことによって、ソース電極および
ドレイン電極を形成する例が示されている。また、ゲー
ト電極としては、GaAsとの間にショットキ障壁接合
をとるためにAllが使用されている。
ソース・ドレイン電極は、11.(1系材料が多用され
ている。また、Auと(:、a As基板とのオーミッ
クコンタクトをとるために、AuとGeとからなる合金
を蒸着によって直接GaAs基板に被着させるとともに
、アロイによってGaAs1板の表面にAu−Ge−G
a−Asによる四元合金層を形成している。たとえば、
工業調査会発行[電子材料J1.975年8月号、昭和
50年8月1日発行、P57〜P60に記載されている
ように、GaAs基板にA u −G eを蒸着すると
ともに、アロイを行うことによって、ソース電極および
ドレイン電極を形成する例が示されている。また、ゲー
ト電極としては、GaAsとの間にショットキ障壁接合
をとるためにAllが使用されている。
ところで、GaASはシリコンに比較して脆いため、大
きな衝撃力が加わると破損し易い。このため、自動ワイ
ヤボンディング装置でワイヤボンディングを行うと、自
動ワイヤボンディング装置は高速でワイヤボンディング
を行う構造となっているため、ワイヤボンディングパッ
ドの下のGaAs部分が破損し易い。このようなことが
らQa71、sg板を用いた砒化ガリウム半導体装置の
ワイヤボンディングは、手動でかつ大きな衝撃力がGa
As基板に加わらないようにして行うしかなく、生産性
向上を妨げていた。
きな衝撃力が加わると破損し易い。このため、自動ワイ
ヤボンディング装置でワイヤボンディングを行うと、自
動ワイヤボンディング装置は高速でワイヤボンディング
を行う構造となっているため、ワイヤボンディングパッ
ドの下のGaAs部分が破損し易い。このようなことが
らQa71、sg板を用いた砒化ガリウム半導体装置の
ワイヤボンディングは、手動でかつ大きな衝撃力がGa
As基板に加わらないようにして行うしかなく、生産性
向上を妨げていた。
本発明者は、GaAS系の半導体装置の生産性を向上さ
せるべく、ワイヤボンディング作業の自動化を検討して
いたが、ワイヤボンディングの動荷重を小さく選べば、
ソース電極およびドレイン電極のワイヤボンディングパ
ッド下のGaAs基板部分には、前述の自動ワイヤボン
ディングによるGaAs基板の破損は、生じ難いことが
わかった。これは、前記ソース電極およびドレイン電極
がAuGe/Ni/Auからなり、かつ前記AuのGa
As基板内への拡散を防止する(拡散防止層)となるN
i層が硬く機械的強度が高いためであることによると判
明した。
せるべく、ワイヤボンディング作業の自動化を検討して
いたが、ワイヤボンディングの動荷重を小さく選べば、
ソース電極およびドレイン電極のワイヤボンディングパ
ッド下のGaAs基板部分には、前述の自動ワイヤボン
ディングによるGaAs基板の破損は、生じ難いことが
わかった。これは、前記ソース電極およびドレイン電極
がAuGe/Ni/Auからなり、かつ前記AuのGa
As基板内への拡散を防止する(拡散防止層)となるN
i層が硬く機械的強度が高いためであることによると判
明した。
したがって、ショットキ障壁接合を得るために、単にG
aAs基板上にA1を蒸着した構造、換言するならば、
GaAs基板上に置いた構造のゲート電極にあっては、
ワイヤボンディング時の衝撃が直接GaAs基板に加わ
るため、GaAs基板が極めて容易に破損するというこ
とになる。また、ワイヤをしごくようにして第2ボンデ
イングを行う際、第1ボンディング点で前述のような破
損が生じているため、ワイヤは第1ボンディング点で抜
けてしまい、実質的にワイヤボンディングは行えなくな
る そこで、本発明者はゲート電極のワイヤボンディングパ
ッドにも機械的強度の高いプロテクタを設ければ、耐ワ
イヤボンディング強度を高めることができることに気が
付き本発明を成した。
aAs基板上にA1を蒸着した構造、換言するならば、
GaAs基板上に置いた構造のゲート電極にあっては、
ワイヤボンディング時の衝撃が直接GaAs基板に加わ
るため、GaAs基板が極めて容易に破損するというこ
とになる。また、ワイヤをしごくようにして第2ボンデ
イングを行う際、第1ボンディング点で前述のような破
損が生じているため、ワイヤは第1ボンディング点で抜
けてしまい、実質的にワイヤボンディングは行えなくな
る そこで、本発明者はゲート電極のワイヤボンディングパ
ッドにも機械的強度の高いプロテクタを設ければ、耐ワ
イヤボンディング強度を高めることができることに気が
付き本発明を成した。
本発明の目的は耐ワイヤボンディング強度が高いワイヤ
ボンディングパッドを有する化合物半導体素子を組み込
んだ化合物半導体装置を提供することにある。
ボンディングパッドを有する化合物半導体素子を組み込
んだ化合物半導体装置を提供することにある。
本発明の他の目的は、高速自動ワイヤボンディングが可
能な化合物半導体素子を提供することによって、組立コ
ストが低減できる化合物半導体装置を提供することにあ
る。
能な化合物半導体素子を提供することによって、組立コ
ストが低減できる化合物半導体装置を提供することにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明のGaAs −MES−FETにあっ
ては、その製造時、n十形GaAs層の表面にA u
Q e / N i / A uからなるソース電極お
よびドレイン電極を形成する際、半絶縁性のGaAs基
板のゲート電極用ワイヤポンディングハンド形成領域に
、同時にAuGe/Ni/Auからなるゲート電極バン
ド補強層を形成し、その後にn形のチャネル層上にAI
Lからなるゲート電極を形成する際、このAJI電極層
を前記ゲート電極ハンド補強層に亘って延在させること
により、ドレイン電極およびソース電極のワイヤボンデ
ィングパッドは勿論のこととして、ゲート電極のワイヤ
ボンディングパッドにも、機械的強度が大きなNi層か
らなる保護手段としての保護層(以下プロテクタともい
う。)が設けられていることから、各ワイヤボンディン
グパソドの耐ワイヤボンディング強度は従来に比較して
強くなるため、高速でワイヤボンディングを行う自動ワ
イヤボンディングでワイヤボンディングを行うことがで
きるようになり、生産性が高められ、組立コストの軽減
が達成できる。
ては、その製造時、n十形GaAs層の表面にA u
Q e / N i / A uからなるソース電極お
よびドレイン電極を形成する際、半絶縁性のGaAs基
板のゲート電極用ワイヤポンディングハンド形成領域に
、同時にAuGe/Ni/Auからなるゲート電極バン
ド補強層を形成し、その後にn形のチャネル層上にAI
Lからなるゲート電極を形成する際、このAJI電極層
を前記ゲート電極ハンド補強層に亘って延在させること
により、ドレイン電極およびソース電極のワイヤボンデ
ィングパッドは勿論のこととして、ゲート電極のワイヤ
ボンディングパッドにも、機械的強度が大きなNi層か
らなる保護手段としての保護層(以下プロテクタともい
う。)が設けられていることから、各ワイヤボンディン
グパソドの耐ワイヤボンディング強度は従来に比較して
強くなるため、高速でワイヤボンディングを行う自動ワ
イヤボンディングでワイヤボンディングを行うことがで
きるようになり、生産性が高められ、組立コストの軽減
が達成できる。
第1図は本発明の一実施例によるショットキ障壁ゲート
形電界効果トランジスタにおけるゲート電極のワイヤボ
ンディングパッド部分の構造を示す概念的な模式図、第
2図は同じ(GaAs −MES−FETチップの概要
を示す模式的平面図、第3図は第2図のm−m線に沿う
断面図、第4図から第9図は同じくチップを製造する各
工程を示す図であって、第4図はチップ製造に用いるウ
ェハの断面図、第5図はウェハをメサエッチングした後
の電極形成によるソース電極およびドレイン電極を示す
ウェハの断面図、第6図は前記電極形成時に形成された
GaAs基板上のゲート電極パッド補強層を示す断面図
、第7図はゲート電極形成後のウェハの断面図、第8図
はゲート電極とゲート電極パッド補強層10との関係を
示す模式的断面図、第9図はボンディングパソドを形成
した状態のウェハの断面図である。
形電界効果トランジスタにおけるゲート電極のワイヤボ
ンディングパッド部分の構造を示す概念的な模式図、第
2図は同じ(GaAs −MES−FETチップの概要
を示す模式的平面図、第3図は第2図のm−m線に沿う
断面図、第4図から第9図は同じくチップを製造する各
工程を示す図であって、第4図はチップ製造に用いるウ
ェハの断面図、第5図はウェハをメサエッチングした後
の電極形成によるソース電極およびドレイン電極を示す
ウェハの断面図、第6図は前記電極形成時に形成された
GaAs基板上のゲート電極パッド補強層を示す断面図
、第7図はゲート電極形成後のウェハの断面図、第8図
はゲート電極とゲート電極パッド補強層10との関係を
示す模式的断面図、第9図はボンディングパソドを形成
した状態のウェハの断面図である。
この実施例ではGaAsショットキ障壁ゲート形電界効
果トランジスタ(GaAsMES−FET)の製造に本
発明を適用した例を示す。GaAsMES −FETチ
ップ(以下、単にチップと称す。)は、第2図および第
3図に示すように、ソース電極(S)1とドレイン電極
(D)2との間に一本のゲート電極(G)3を設けた、
シングル・ゲート構造となっている。なお、第2図では
、素子(チップ)4の表面を部分的に被う第3図に示す
パッシベーション膜5は省略されている。また、第2図
に示す二点鎖線枠領域は各電極のボンディングパソド6
を示す領域であり、この領域は前記パッシベーション膜
5に被われない領域であって、チップ4の外部との間に
亘って配設されるワイヤ7が接続される領域である。
果トランジスタ(GaAsMES−FET)の製造に本
発明を適用した例を示す。GaAsMES −FETチ
ップ(以下、単にチップと称す。)は、第2図および第
3図に示すように、ソース電極(S)1とドレイン電極
(D)2との間に一本のゲート電極(G)3を設けた、
シングル・ゲート構造となっている。なお、第2図では
、素子(チップ)4の表面を部分的に被う第3図に示す
パッシベーション膜5は省略されている。また、第2図
に示す二点鎖線枠領域は各電極のボンディングパソド6
を示す領域であり、この領域は前記パッシベーション膜
5に被われない領域であって、チップ4の外部との間に
亘って配設されるワイヤ7が接続される領域である。
また、この実施例のチップ4の特徴的なことは、ゲート
電極用ワイヤボンディングパッド8は、第1図に示され
るように、半絶縁性のGaAs基板9の主面に設けられ
たゲート電極パッド補強層10上にゲート電極3の一部
が載った構造となっていることである。このゲート電極
パッド補強層lOは必要に応じて多層構造となるが、少
なくともその一層は機械的な強度が高い層となっていて
、耐ワイヤボンディング強度が高く、自動ワイヤボンデ
ィング装置によるワイヤボンディングによっても、下層
のGaAs基板は破損しないようになっている。なお、
前記ゲート電極3の一部は、GaAs基板9のチャネル
層12上に延在してショットキ障壁接合を構成している
。。
電極用ワイヤボンディングパッド8は、第1図に示され
るように、半絶縁性のGaAs基板9の主面に設けられ
たゲート電極パッド補強層10上にゲート電極3の一部
が載った構造となっていることである。このゲート電極
パッド補強層lOは必要に応じて多層構造となるが、少
なくともその一層は機械的な強度が高い層となっていて
、耐ワイヤボンディング強度が高く、自動ワイヤボンデ
ィング装置によるワイヤボンディングによっても、下層
のGaAs基板は破損しないようになっている。なお、
前記ゲート電極3の一部は、GaAs基板9のチャネル
層12上に延在してショットキ障壁接合を構成している
。。
つぎに、このようなチップ4のより具体的な製造方法に
ついて説明する。チップ4は第4図〜第9図に示す工程
を経て製造され、第2図および第3図に示すような千ツ
ブ4となる。
ついて説明する。チップ4は第4図〜第9図に示す工程
を経て製造され、第2図および第3図に示すような千ツ
ブ4となる。
最初に第4図に示されるように、半導体基板となる化合
物半導体薄板(ウェハ)11が用意される。このウェハ
11は半絶縁性のGaAs基板9からなっているととも
に、ウェハ11の主面にはn形のチャネル層12と、こ
のチャネル層12上に設けられたn十形のオーミックコ
ンタクト層13が、それぞれエピタキシャル成長によっ
て設けられている。
物半導体薄板(ウェハ)11が用意される。このウェハ
11は半絶縁性のGaAs基板9からなっているととも
に、ウェハ11の主面にはn形のチャネル層12と、こ
のチャネル層12上に設けられたn十形のオーミックコ
ンタクト層13が、それぞれエピタキシャル成長によっ
て設けられている。
つぎに、第5図に示されるように、ウェハ11の主面は
常用のメサエッチング技術によって、半絶縁性のGaA
s基板9に達する深さに亘ってメサエッチングが行われ
、第2図の実線枠で示されるような島状のメサ部14が
設けられる。また、ウェハ11の主面は、常用のホトリ
ソグラフィによって、ソース電極1 (ソース電極用ワ
イヤボンディングパッド形成領域をも含む)およびドレ
イン電極2 (ドレイン電極用ワイヤボンディングパッ
ド形成領域をも含む)の形成領域ならびにゲート電極用
ワイヤボンディングパソド形成領域を除いて、Sin、
膜のような絶縁膜15が設けられるとともに、A u
G e / N i / A uが連続して蒸着される
。その後、リフトオフ法によってAuGe / N i
/ A uからなる層はパターニングされ、ソース電
極lおよびドレイン電極2ならびにゲート電極パッド補
強層10が形成される。また、これらソース電極1.ド
レイン電極2.ゲート電極パッド補強層10はAuGe
からなるオーミック層16.Niからなる保護手段とし
ての保護膜17(以下プロテクタという。)、Auから
なるワイヤボンディング層18となっている。また、前
記AuGeからなるオーミック層16の厚さは1000
人、Niからなるプロテクタ17の厚さは500〜10
00人、Auからなるワイヤボンディング層18の厚さ
は2000〜5000人である。前記プロテクタ17は
硬く、機械的強度が高く、耐ワイヤボンディング強度を
高める役割を果たす。また、A u G e / N
i / A uのパターニング後、アロイ処理が施され
る。この結果、これらA u G e / N i /
A u層の下部はGaAsとの間にアロイ層を形成し
、オーミックコンタクトを良好とする。なお、このアロ
イ層も合金層故にワイヤボンディングパッドの耐ワイヤ
ボンディング強度を高める役割をも果たす。なお、前記
Niからなるプロテクタ17はその上面に設けられたA
uがGaAs基板に拡散するのを防止する拡散防止層の
役割をも果たしている。
常用のメサエッチング技術によって、半絶縁性のGaA
s基板9に達する深さに亘ってメサエッチングが行われ
、第2図の実線枠で示されるような島状のメサ部14が
設けられる。また、ウェハ11の主面は、常用のホトリ
ソグラフィによって、ソース電極1 (ソース電極用ワ
イヤボンディングパッド形成領域をも含む)およびドレ
イン電極2 (ドレイン電極用ワイヤボンディングパッ
ド形成領域をも含む)の形成領域ならびにゲート電極用
ワイヤボンディングパソド形成領域を除いて、Sin、
膜のような絶縁膜15が設けられるとともに、A u
G e / N i / A uが連続して蒸着される
。その後、リフトオフ法によってAuGe / N i
/ A uからなる層はパターニングされ、ソース電
極lおよびドレイン電極2ならびにゲート電極パッド補
強層10が形成される。また、これらソース電極1.ド
レイン電極2.ゲート電極パッド補強層10はAuGe
からなるオーミック層16.Niからなる保護手段とし
ての保護膜17(以下プロテクタという。)、Auから
なるワイヤボンディング層18となっている。また、前
記AuGeからなるオーミック層16の厚さは1000
人、Niからなるプロテクタ17の厚さは500〜10
00人、Auからなるワイヤボンディング層18の厚さ
は2000〜5000人である。前記プロテクタ17は
硬く、機械的強度が高く、耐ワイヤボンディング強度を
高める役割を果たす。また、A u G e / N
i / A uのパターニング後、アロイ処理が施され
る。この結果、これらA u G e / N i /
A u層の下部はGaAsとの間にアロイ層を形成し
、オーミックコンタクトを良好とする。なお、このアロ
イ層も合金層故にワイヤボンディングパッドの耐ワイヤ
ボンディング強度を高める役割をも果たす。なお、前記
Niからなるプロテクタ17はその上面に設けられたA
uがGaAs基板に拡散するのを防止する拡散防止層の
役割をも果たしている。
つぎに第7図に示されるように、再びウェハ11の主面
には常用のホトリソグラフィによって、ゲート電極3を
形成する領域を除く領域に絶縁膜19が形成されるされ
るとともに、この絶縁膜19およびこの絶縁膜19上に
残留するホトレジスト膜(図示せず。)をマスクとして
チャネル層13が所望深さだけエツチングされ、溝(リ
セス)20が形成される。また、前記ホトレジスト膜上
には、数μmの厚さにアルミニウム(All)が蒸着さ
れるとともに前記ホトレジスト膜の除去によってゲート
電極3が形成される(リフトオフ法)。
には常用のホトリソグラフィによって、ゲート電極3を
形成する領域を除く領域に絶縁膜19が形成されるされ
るとともに、この絶縁膜19およびこの絶縁膜19上に
残留するホトレジスト膜(図示せず。)をマスクとして
チャネル層13が所望深さだけエツチングされ、溝(リ
セス)20が形成される。また、前記ホトレジスト膜上
には、数μmの厚さにアルミニウム(All)が蒸着さ
れるとともに前記ホトレジスト膜の除去によってゲート
電極3が形成される(リフトオフ法)。
前記ゲート電極3は、第2図に示されるようなパターン
となっている。したがって、ゲート電極3は、第8図に
示されるような模式的な図で示されるように、アクティ
ブ領域を外れて前記ゲート電極パッド補強層10上にま
で延在する。なお前記チップを高温状態(たとえば40
0’C)で長く放置すると、AuとAJJとが反応する
こともあることから、その反応分をも考慮して/lを数
μmと厚くしておくことが望ましい。
となっている。したがって、ゲート電極3は、第8図に
示されるような模式的な図で示されるように、アクティ
ブ領域を外れて前記ゲート電極パッド補強層10上にま
で延在する。なお前記チップを高温状態(たとえば40
0’C)で長く放置すると、AuとAJJとが反応する
こともあることから、その反応分をも考慮して/lを数
μmと厚くしておくことが望ましい。
つぎに、前記絶縁膜15□ 19が除去された後、第9
図に示されるように、ウェハ11の主面全域はナイトラ
イド膜(SiN)のようなパッシベーション膜5で被わ
れるとともに、常用のホトリソグラフィによってボンデ
ィングパッドを形成する部分のパッシベーションII!
5が除去され、各電極のボンディングパッド6 (ゲー
ト電極用ワイヤボンディングパッド8をも含む。)が形
成される。
図に示されるように、ウェハ11の主面全域はナイトラ
イド膜(SiN)のようなパッシベーション膜5で被わ
れるとともに、常用のホトリソグラフィによってボンデ
ィングパッドを形成する部分のパッシベーションII!
5が除去され、各電極のボンディングパッド6 (ゲー
ト電極用ワイヤボンディングパッド8をも含む。)が形
成される。
なお、前記絶縁膜15.19は必ずしも除去する必要が
な(、パッシベーション膜5の一部として利用してもよ
い。また、ウェハ11は格子状に分断され(第9図にお
ける二点鎖線の分断線21で分断される。)、第2図お
よび第3図に示されるようなチップ4が製造される。
な(、パッシベーション膜5の一部として利用してもよ
い。また、ウェハ11は格子状に分断され(第9図にお
ける二点鎖線の分断線21で分断される。)、第2図お
よび第3図に示されるようなチップ4が製造される。
このようなチップ4は支持板に固定されるとともに、各
ボンディングパッド6と外部端子となるリードの内端と
がワイヤ7によって接続され、さらにレシンパッケージ
又はセラミックパッケージに封止されて電界効果トラン
ジスタ単体として使用される。
ボンディングパッド6と外部端子となるリードの内端と
がワイヤ7によって接続され、さらにレシンパッケージ
又はセラミックパッケージに封止されて電界効果トラン
ジスタ単体として使用される。
(1)本発明のGaAsMES −FETにあっては、
A、uGe/Ni/Auからなるソース電極1およびド
レイン電極2を形成する際、同時にGaAs基板9の主
面のゲート電極用ワイヤボンディングパッド形成領域に
も、AuGe/Ni/Auからなるゲート電極パッド補
強層1oを形成していることから、ソース・ドレイン・
ゲート電極用の各ボンディングパッド6には、機械的強
度の高いNi層、すなわちプロテクタ17を有している
ため、各ボンディングパッド6の耐ワイヤボンディング
強度は高くなり、ボンディングパッド6の信頼度が向上
するという効果が得られる。
A、uGe/Ni/Auからなるソース電極1およびド
レイン電極2を形成する際、同時にGaAs基板9の主
面のゲート電極用ワイヤボンディングパッド形成領域に
も、AuGe/Ni/Auからなるゲート電極パッド補
強層1oを形成していることから、ソース・ドレイン・
ゲート電極用の各ボンディングパッド6には、機械的強
度の高いNi層、すなわちプロテクタ17を有している
ため、各ボンディングパッド6の耐ワイヤボンディング
強度は高くなり、ボンディングパッド6の信頼度が向上
するという効果が得られる。
(2)上記(1)により、本発明のGaAs −MES
・FB、Tチップを組み込んだ砒化ガリウム半導体装
置の製造にあっては、GaAs−MESFETチップへ
のワイヤポンディングは総てのワイヤボンディングパッ
ドの耐ワイヤポンディング強度が高いため、ポンディン
グ時の衝撃力の高い自動ワイヤポンディング装置を利用
してワイヤボンディングが行えることから、ワイヤボン
ディングの高速化が達成できるという効果が得られる。
・FB、Tチップを組み込んだ砒化ガリウム半導体装
置の製造にあっては、GaAs−MESFETチップへ
のワイヤポンディングは総てのワイヤボンディングパッ
ドの耐ワイヤポンディング強度が高いため、ポンディン
グ時の衝撃力の高い自動ワイヤポンディング装置を利用
してワイヤボンディングが行えることから、ワイヤボン
ディングの高速化が達成できるという効果が得られる。
(3)上記(1)および(2)により、本発明によれば
、砒化ガリウム半導体装置の製造において、ワイヤポン
ディング時の素子破壊低減およびワイヤボンディングの
高速化によって、信頼性の高い砒化ガリウム半導体装置
を提供することができるとともに、歩留りの向上、生産
性の向上から砒化ガリウム半導体装置の低コスト化とい
う相乗効果が得られる。
、砒化ガリウム半導体装置の製造において、ワイヤポン
ディング時の素子破壊低減およびワイヤボンディングの
高速化によって、信頼性の高い砒化ガリウム半導体装置
を提供することができるとともに、歩留りの向上、生産
性の向上から砒化ガリウム半導体装置の低コスト化とい
う相乗効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第10図に示
されるように、GaASW板9の主面のゲート電極用ワ
イヤボンディングパッド形成領域に直接Ni。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第10図に示
されるように、GaASW板9の主面のゲート電極用ワ
イヤボンディングパッド形成領域に直接Ni。
Ti、Cr等からなるプロテクタ17を形成し、このプ
ロテクタ17上にAuからなるワイヤポンディング層1
8を形成する構造としても、前記実施例同様な効果が得
られる。また、本発明は、第11図に示されるように、
GaAs1C22に適用すれば、その効果はより大きい
。すなわち、GaAs IC22はその周辺に多数のボ
ンディングパッド6を近接して有しているため、ボンデ
ィングパッド6の耐ワイヤポンディング強度向上は、ワ
イヤボンディングの歩留り向上および信頼度向上となる
ばかりでなく、GaAs IC22の自動ワイヤポンデ
ィング化も達成でき、生産性が向上する。これらの多く
の効果から、本発明によれば砒化ガリウム半導体装置の
製造コスト低減も図れる。
ロテクタ17上にAuからなるワイヤポンディング層1
8を形成する構造としても、前記実施例同様な効果が得
られる。また、本発明は、第11図に示されるように、
GaAs1C22に適用すれば、その効果はより大きい
。すなわち、GaAs IC22はその周辺に多数のボ
ンディングパッド6を近接して有しているため、ボンデ
ィングパッド6の耐ワイヤポンディング強度向上は、ワ
イヤボンディングの歩留り向上および信頼度向上となる
ばかりでなく、GaAs IC22の自動ワイヤポンデ
ィング化も達成でき、生産性が向上する。これらの多く
の効果から、本発明によれば砒化ガリウム半導体装置の
製造コスト低減も図れる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるGaΔSショットキ
障壁ゲート形電界効果トランジスタの製造技術に適用し
た場合について説明したが、それに限定されるものでは
ない。
をその背景となった利用分野であるGaΔSショットキ
障壁ゲート形電界効果トランジスタの製造技術に適用し
た場合について説明したが、それに限定されるものでは
ない。
本発明は少なくともGaAs等を用いる化合物半導体装
置の製造技術には適用できる。
置の製造技術には適用できる。
第1図は本発明の一実施例によるショットキ障壁ゲート
形電界効果トランジスタにおけるゲート電極のワイヤボ
ンディングパッド部分の構造を示す概念的な模式図、 第2図は同じ<GaAs−MES−FETチップの概要
を示す模式的平面図、 第3図は第2図のIII−m綿に沿う断面図、第4図は
同じくチップ製造に用いるウェハの断面図、 第5図は同じくウェハをメサエッチングした後の電極形
成によるソース電極およびドレイン電極を示すウェハの
断面図、 第6図は同じく前記電極形成時に形成されたGaAs基
板上のゲート電極パッド補強層を示す断面図、 第7図は同じくゲート電極形成後のウェハの断面図、 第8図は同じ(ゲート電極とゲート電極パッド補強層1
0との関係を示す模式的断面図、第9図は同じくボンデ
ィングパッドを形成した状態のウェハの断面図、 第10図は本発明の他の実施例によるゲート電極用ワイ
ヤボンディングパッド部分を示す断面図、第11図は本
発明の他の実施例によるGaAsICに本発明を適用し
た例を示す平面図である。 1・・・ソース電極(S) 、2・・・ドレイン電極(
D) 、3・・・ゲート電極(C;) 、 4・・・素
子(チップ)、5・・・パンシベーション膜、6・・・
ボンディングパッド、7・・・ワイヤ、8・・・ゲート
電極用ワイヤボンディングパッド、9・・・GaAs基
板、10・・・ゲート電極パッド補強層、11・・・ウ
ェハ、12・・・チャネル層、13・・・オーミックコ
ンタクト層、14・・・メサ部、15・・・絶縁膜、1
6・・・オーミック層、17・・・プロテクタ、18・
・・ワイヤポンディング層、19・・・絶縁膜、20・
・・溝(リセス)、21・・・分断線、22− ・・G
aAs IG。 \、゛ 第 2 図 第 3 図
形電界効果トランジスタにおけるゲート電極のワイヤボ
ンディングパッド部分の構造を示す概念的な模式図、 第2図は同じ<GaAs−MES−FETチップの概要
を示す模式的平面図、 第3図は第2図のIII−m綿に沿う断面図、第4図は
同じくチップ製造に用いるウェハの断面図、 第5図は同じくウェハをメサエッチングした後の電極形
成によるソース電極およびドレイン電極を示すウェハの
断面図、 第6図は同じく前記電極形成時に形成されたGaAs基
板上のゲート電極パッド補強層を示す断面図、 第7図は同じくゲート電極形成後のウェハの断面図、 第8図は同じ(ゲート電極とゲート電極パッド補強層1
0との関係を示す模式的断面図、第9図は同じくボンデ
ィングパッドを形成した状態のウェハの断面図、 第10図は本発明の他の実施例によるゲート電極用ワイ
ヤボンディングパッド部分を示す断面図、第11図は本
発明の他の実施例によるGaAsICに本発明を適用し
た例を示す平面図である。 1・・・ソース電極(S) 、2・・・ドレイン電極(
D) 、3・・・ゲート電極(C;) 、 4・・・素
子(チップ)、5・・・パンシベーション膜、6・・・
ボンディングパッド、7・・・ワイヤ、8・・・ゲート
電極用ワイヤボンディングパッド、9・・・GaAs基
板、10・・・ゲート電極パッド補強層、11・・・ウ
ェハ、12・・・チャネル層、13・・・オーミックコ
ンタクト層、14・・・メサ部、15・・・絶縁膜、1
6・・・オーミック層、17・・・プロテクタ、18・
・・ワイヤポンディング層、19・・・絶縁膜、20・
・・溝(リセス)、21・・・分断線、22− ・・G
aAs IG。 \、゛ 第 2 図 第 3 図
Claims (1)
- 【特許請求の範囲】 1、ボンディングダメージに対する保護が必要なボンデ
ィングパッド下には保護手段が設けられていることを特
徴とする化合物半導体装置。 2、前記ボンディングパッドは多層構造となり、その一
部の層が機械的強度が高い保護手段としての保護層とな
っていることを特徴とする特許請求の範囲第1項記載の
化合物半導体装置。 3、前記ボンディングパッドの表面層はAu層からなる
とともに、このAu層の下にAuの化合物半導体基板へ
の拡散を防止する役割をも果たしかつ保護手段となる保
護層が設けられていることを特徴とする特許請求の範囲
第1項記載の化合物半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60290659A JPS62150869A (ja) | 1985-12-25 | 1985-12-25 | 化合物半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60290659A JPS62150869A (ja) | 1985-12-25 | 1985-12-25 | 化合物半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62150869A true JPS62150869A (ja) | 1987-07-04 |
Family
ID=17758830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60290659A Pending JPS62150869A (ja) | 1985-12-25 | 1985-12-25 | 化合物半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62150869A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6489333A (en) * | 1987-09-30 | 1989-04-03 | Nec Corp | Structure of pad electrode |
JPH02103963A (ja) * | 1988-10-13 | 1990-04-17 | Mitsubishi Electric Corp | 半導体装置 |
JPH07297386A (ja) * | 1994-04-27 | 1995-11-10 | Nec Corp | 化合物半導体装置 |
JP2005167004A (ja) * | 2003-12-03 | 2005-06-23 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-12-25 JP JP60290659A patent/JPS62150869A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6489333A (en) * | 1987-09-30 | 1989-04-03 | Nec Corp | Structure of pad electrode |
JPH02103963A (ja) * | 1988-10-13 | 1990-04-17 | Mitsubishi Electric Corp | 半導体装置 |
JPH07297386A (ja) * | 1994-04-27 | 1995-11-10 | Nec Corp | 化合物半導体装置 |
JP2005167004A (ja) * | 2003-12-03 | 2005-06-23 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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