JP2000100849A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 半導体チップの完成後であっても、チップ内
の半導体素子に加わる衝撃等の影響を軽減しつつ、半導
体素子のごく近傍にバンプを形成することを可能とす
る。 【解決手段】 ＭＥＳＦＥＴのソース電極１８の下側に
のみ、厚い衝撃吸収層２１ａを形成する。半導体チップ
の完成後にバンプ２０を形成する際にパッドとしてのソ
ース電極１８に加わる圧力や衝撃を衝撃吸収層２１ａに
よって吸収し、緩和する。 【効果】 半導体基板１０およびＭＥＳＦＥＴが損傷を
受けるのを防止できる。また、ソース電極１８の下側以
外の領域には衝撃吸収層が形成されていないので、寄生
インダクタンス成分を抑制でき、ＭＥＳＦＥＴの高速動
作が阻害されることがない。
の半導体素子に加わる衝撃等の影響を軽減しつつ、半導
体素子のごく近傍にバンプを形成することを可能とす
る。 【解決手段】 ＭＥＳＦＥＴのソース電極１８の下側に
のみ、厚い衝撃吸収層２１ａを形成する。半導体チップ
の完成後にバンプ２０を形成する際にパッドとしてのソ
ース電極１８に加わる圧力や衝撃を衝撃吸収層２１ａに
よって吸収し、緩和する。 【効果】 半導体基板１０およびＭＥＳＦＥＴが損傷を
受けるのを防止できる。また、ソース電極１８の下側以
外の領域には衝撃吸収層が形成されていないので、寄生
インダクタンス成分を抑制でき、ＭＥＳＦＥＴの高速動
作が阻害されることがない。
Description
【０００１】
【発明の属する技術分野】本発明は、外部回路接続用の
接続部を備えた半導体装置およびその製造方法に関す
る。
接続部を備えた半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】最近、マイクロ波帯またはミリ波帯用の
高周波半導体デバイスや高速のディジタルＬＳＩ（大規
模集積回路）等の実装方法として、フリップチップ実装
法が多く取り入れられている。このフリップチップ実装
法は、図７に示したように、半導体チップ１００の上面
における素子形成領域１０１以外の周辺領域１０２に外
部回路接続用のパッド１０３を形成すると共に、このパ
ッド１０３上に突起状接続電極（以下、バンプとい
う。）１０４を形成し、このバンプ形成面を、配線基板
の配線面に直接合わせるようにして実装することによ
り、上記のバンプによって半導体チップと配線基板との
間の電気的接続を行うものである。
高周波半導体デバイスや高速のディジタルＬＳＩ（大規
模集積回路）等の実装方法として、フリップチップ実装
法が多く取り入れられている。このフリップチップ実装
法は、図７に示したように、半導体チップ１００の上面
における素子形成領域１０１以外の周辺領域１０２に外
部回路接続用のパッド１０３を形成すると共に、このパ
ッド１０３上に突起状接続電極（以下、バンプとい
う。）１０４を形成し、このバンプ形成面を、配線基板
の配線面に直接合わせるようにして実装することによ
り、上記のバンプによって半導体チップと配線基板との
間の電気的接続を行うものである。
【０００３】このフリップチップ実装法によれば、従来
のワイヤボンディングを用いた実装法に比べて、実装形
態の薄型化および小型化が実現できる。また、半導体チ
ップと配線基板との間の配線距離を短縮できるので、寄
生インダクタンス成分が低減されて、高周波特性が向上
する。このフリップチップ実装法では、上記したよう
に、パッドごとにバンプを形成するが、最近では、特に
パワーデバイスにおいて、このバンプをヒートシンクと
して用いて効率よく放熱を行わせるようにした技術も提
案されている。
のワイヤボンディングを用いた実装法に比べて、実装形
態の薄型化および小型化が実現できる。また、半導体チ
ップと配線基板との間の配線距離を短縮できるので、寄
生インダクタンス成分が低減されて、高周波特性が向上
する。このフリップチップ実装法では、上記したよう
に、パッドごとにバンプを形成するが、最近では、特に
パワーデバイスにおいて、このバンプをヒートシンクと
して用いて効率よく放熱を行わせるようにした技術も提
案されている。
【０００４】ところで、図７に示した半導体チップ１０
０では、周辺領域１０２にパッド１０３が配置されてい
るが、このほか、フリップチップ実装法のメリットを最
大限に活かす方法として、図８に示したように、半導体
チップ２００の素子形成領域２０１の内部にパッド２０
３を配置することが行われている。このようにすると、
素子形成領域２０１内に形成されている半導体素子のご
く近傍にバンプ２０４が形成されるので、半導体チップ
２００の内部配線長も短縮化されて高周波特性がさらに
向上すると共に、半導体チップ２００自体のサイズを小
さくすることができる。
０では、周辺領域１０２にパッド１０３が配置されてい
るが、このほか、フリップチップ実装法のメリットを最
大限に活かす方法として、図８に示したように、半導体
チップ２００の素子形成領域２０１の内部にパッド２０
３を配置することが行われている。このようにすると、
素子形成領域２０１内に形成されている半導体素子のご
く近傍にバンプ２０４が形成されるので、半導体チップ
２００の内部配線長も短縮化されて高周波特性がさらに
向上すると共に、半導体チップ２００自体のサイズを小
さくすることができる。
【０００５】ところで、バンプの形成方法には、ワイヤ
ボンディングの手法を応用したワイヤバンピング法や、
電解めっきの手法を利用しためっき法等がある。これら
のうち、ワイヤバンピング法は、ワイヤボンディング装
置を用いて、例えば金線等からなるワイヤの先端部をパ
ッドに押し付けて融着させると共に、その融着したワイ
ヤ先端部をパッド上に残してワイヤを切断し、そのパッ
ド上に融着したワイヤ先端部をバンプとして利用するも
のである。一方、めっき法は、電解めっき工程により、
パッド上に金等からなるめっき層を厚く形成し、このめ
っき層をバンプとして利用するものである。
ボンディングの手法を応用したワイヤバンピング法や、
電解めっきの手法を利用しためっき法等がある。これら
のうち、ワイヤバンピング法は、ワイヤボンディング装
置を用いて、例えば金線等からなるワイヤの先端部をパ
ッドに押し付けて融着させると共に、その融着したワイ
ヤ先端部をパッド上に残してワイヤを切断し、そのパッ
ド上に融着したワイヤ先端部をバンプとして利用するも
のである。一方、めっき法は、電解めっき工程により、
パッド上に金等からなるめっき層を厚く形成し、このめ
っき層をバンプとして利用するものである。
【０００６】ここで、図９を参照して、パッドにバンプ
が形成された半導体装置の構造について簡単に説明す
る。なお、図９は、電界効果型トランジスタ（ＦＥＴ）
を含む半導体装置の断面構造を簡略化して表すものであ
る。ここでは、ＦＥＴとして、ＧａＡｓ基板を用いて構
成されるＭＥＳＦＥＴ(Metal-Semiconductor FET) を例
示して説明する。このＦＥＴは、ＧａＡｓからなる半導
体基板３００の上に選択的に形成されたゲート金属層３
０１と、ゲート金属層３０１の両側における半導体基板
３００の表面近傍領域に、ゲート金属層３０１と離間し
て選択的に形成されたソース領域３０２およびドレイン
領域３０３と、ソース領域３０２およびドレイン領域３
０３の上にそれぞれ形成されたソース金属層３０４およ
びドレイン金属層３０５とを備えている。ゲート金属層
３０１はショットキー電極であり、ソース金属層３０４
およびドレイン金属層３０５はオーミック電極である。
このＦＥＴが、例えばｎチャネルショットキーゲートＦ
ＥＴであるとすると、半導体基板３００はｐ型ないしは
半絶縁性基板、ソース領域３０２およびドレイン領域３
０３はｎ+ 型、ソース領域３０２およびドレイン領域３
０３で挟まれたチャネル領域はｎ型である。ゲート金属
層３０１は、電極層３０７ａ，３０７ｂからなるゲート
電極３０７に接続され、ソース金属層３０４は、電極層
３０８ａ，３０８ｂからなるソース電極３０８に接続さ
れ、ドレイン金属層３０５は、電極層３０９ａ，３０９
ｂからなるドレイン電極３０９に接続されている。ゲー
ト電極３０７、ソース電極３０８およびドレイン電極３
０９以外の領域は、絶縁膜３０６によって覆われてい
る。
が形成された半導体装置の構造について簡単に説明す
る。なお、図９は、電界効果型トランジスタ（ＦＥＴ）
を含む半導体装置の断面構造を簡略化して表すものであ
る。ここでは、ＦＥＴとして、ＧａＡｓ基板を用いて構
成されるＭＥＳＦＥＴ(Metal-Semiconductor FET) を例
示して説明する。このＦＥＴは、ＧａＡｓからなる半導
体基板３００の上に選択的に形成されたゲート金属層３
０１と、ゲート金属層３０１の両側における半導体基板
３００の表面近傍領域に、ゲート金属層３０１と離間し
て選択的に形成されたソース領域３０２およびドレイン
領域３０３と、ソース領域３０２およびドレイン領域３
０３の上にそれぞれ形成されたソース金属層３０４およ
びドレイン金属層３０５とを備えている。ゲート金属層
３０１はショットキー電極であり、ソース金属層３０４
およびドレイン金属層３０５はオーミック電極である。
このＦＥＴが、例えばｎチャネルショットキーゲートＦ
ＥＴであるとすると、半導体基板３００はｐ型ないしは
半絶縁性基板、ソース領域３０２およびドレイン領域３
０３はｎ+ 型、ソース領域３０２およびドレイン領域３
０３で挟まれたチャネル領域はｎ型である。ゲート金属
層３０１は、電極層３０７ａ，３０７ｂからなるゲート
電極３０７に接続され、ソース金属層３０４は、電極層
３０８ａ，３０８ｂからなるソース電極３０８に接続さ
れ、ドレイン金属層３０５は、電極層３０９ａ，３０９
ｂからなるドレイン電極３０９に接続されている。ゲー
ト電極３０７、ソース電極３０８およびドレイン電極３
０９以外の領域は、絶縁膜３０６によって覆われてい
る。
【０００７】ソース電極３０８の上面領域は外部回路接
続用のパッドとなっており、この上にバンプ３１０が形
成されている。バンプ３１０は、例えば直径Ｄが１００
μｍ（ミクロン）程度で高さＨが５０μｍ程度のサイズ
を有している。また、半導体基板３００の厚みＴ１は、
例えば１００μｍ程度であり、絶縁膜３０６の厚みＴ２
は例えば１μｍ程度である。
続用のパッドとなっており、この上にバンプ３１０が形
成されている。バンプ３１０は、例えば直径Ｄが１００
μｍ（ミクロン）程度で高さＨが５０μｍ程度のサイズ
を有している。また、半導体基板３００の厚みＴ１は、
例えば１００μｍ程度であり、絶縁膜３０６の厚みＴ２
は例えば１μｍ程度である。
【０００８】
【発明が解決しようとする課題】上記したワイヤバンピ
ング法は、形成工程が簡単であるため、半導体製造技術
の分野で広く利用されている。しかしながら、この方法
は、上記のようにワイヤボンディングの手法を用いるも
のであるため、ボンディングヘッドからパッドに対して
物理的な力が加わる。このため、特に、図８に示したよ
うに素子形成領域２０１内にパッド２０３を配置した半
導体チップにおいては、バンプ２０４の形成の際に、そ
の近傍の半導体素子（例えば図９におけるＭＥＳＦＥ
Ｔ）に相当な圧力や衝撃が加わり、半導体素子あるいは
チップ基板（図９における半導体基板３００）自体がダ
メージを受ける結果、半導体素子の電気的特性が低下し
たり、製品の歩留りが低下するおそれがある。例えば、
図９に示した例では、バンプ３１０のサイズが１００μ
ｍ×５０μｍ程度であるのに対し、ソース電極３０８を
支える部分の絶縁膜３０６は１μｍ以下と薄いので、バ
ンプ３１０の形成時に、かなり大きな衝撃や圧力が半導
体基板３００およびＭＥＳＦＥＴに加わることになる。
とりわけ、ＧａＡｓ（ガリウム・砒素）等を用いた化合
物半導体のように、半導体材料の機械的強度が低くて脆
い場合には、半導体基板自体が損傷を受ける可能性があ
り、せっかく完成した半導体チップが最終段階で不良品
となる等の問題があった。
ング法は、形成工程が簡単であるため、半導体製造技術
の分野で広く利用されている。しかしながら、この方法
は、上記のようにワイヤボンディングの手法を用いるも
のであるため、ボンディングヘッドからパッドに対して
物理的な力が加わる。このため、特に、図８に示したよ
うに素子形成領域２０１内にパッド２０３を配置した半
導体チップにおいては、バンプ２０４の形成の際に、そ
の近傍の半導体素子（例えば図９におけるＭＥＳＦＥ
Ｔ）に相当な圧力や衝撃が加わり、半導体素子あるいは
チップ基板（図９における半導体基板３００）自体がダ
メージを受ける結果、半導体素子の電気的特性が低下し
たり、製品の歩留りが低下するおそれがある。例えば、
図９に示した例では、バンプ３１０のサイズが１００μ
ｍ×５０μｍ程度であるのに対し、ソース電極３０８を
支える部分の絶縁膜３０６は１μｍ以下と薄いので、バ
ンプ３１０の形成時に、かなり大きな衝撃や圧力が半導
体基板３００およびＭＥＳＦＥＴに加わることになる。
とりわけ、ＧａＡｓ（ガリウム・砒素）等を用いた化合
物半導体のように、半導体材料の機械的強度が低くて脆
い場合には、半導体基板自体が損傷を受ける可能性があ
り、せっかく完成した半導体チップが最終段階で不良品
となる等の問題があった。
【０００９】一方、めっき法では、上記のような半導体
素子に対する衝撃の心配は少ないが、湿式法であるた
め、ワイヤバンピング法よりも形成工程が複雑化すると
いう難点がある。また、完成した半導体チップにあとか
らバンプを形成するのは著しく困難であって現実的でな
いため、ウェハプロセス段階でバンプを形成する必要が
ある。このため、半導体チップの供給を受けたユーザ側
では、使用態様に応じてバンプの材料や形状等を変える
ことができず、ユーザ側の開発の自由度が失われるとい
う問題があった。
素子に対する衝撃の心配は少ないが、湿式法であるた
め、ワイヤバンピング法よりも形成工程が複雑化すると
いう難点がある。また、完成した半導体チップにあとか
らバンプを形成するのは著しく困難であって現実的でな
いため、ウェハプロセス段階でバンプを形成する必要が
ある。このため、半導体チップの供給を受けたユーザ側
では、使用態様に応じてバンプの材料や形状等を変える
ことができず、ユーザ側の開発の自由度が失われるとい
う問題があった。
【００１０】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、半導体チップの完成後であっても、
チップ内の半導体素子に加わる衝撃等の影響を軽減しつ
つ、半導体素子のごく近傍にバンプを形成することを可
能とする半導体装置およびその製造方法を提供すること
にある。
ので、その目的は、半導体チップの完成後であっても、
チップ内の半導体素子に加わる衝撃等の影響を軽減しつ
つ、半導体素子のごく近傍にバンプを形成することを可
能とする半導体装置およびその製造方法を提供すること
にある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体素子を外部の回路に接続するための接続部と、外
部から接続部に加えられる衝撃を吸収するために接続部
の下に選択的に設けられた衝撃吸収層とを備えている。
ここで、接続部は、半導体素子が形成された素子形成領
域またはその近傍領域の上方に設けることが可能であ
る。衝撃吸収層は、接続部に突起状接続用電極を形成す
る際に加えられる衝撃を吸収するように構成可能であ
る。この突起状接続用電極は、例えば、ワイヤボンディ
ング工程を利用して形成されるものであってもよい。衝
撃吸収層は、例えば絶縁体を用いて構成可能である。
半導体素子を外部の回路に接続するための接続部と、外
部から接続部に加えられる衝撃を吸収するために接続部
の下に選択的に設けられた衝撃吸収層とを備えている。
ここで、接続部は、半導体素子が形成された素子形成領
域またはその近傍領域の上方に設けることが可能であ
る。衝撃吸収層は、接続部に突起状接続用電極を形成す
る際に加えられる衝撃を吸収するように構成可能であ
る。この突起状接続用電極は、例えば、ワイヤボンディ
ング工程を利用して形成されるものであってもよい。衝
撃吸収層は、例えば絶縁体を用いて構成可能である。
【００１２】本発明に係る半導体装置の製造方法は、半
導体素子を形成する工程と、外部からの衝撃を吸収する
ための衝撃吸収層を選択的に形成する工程と、衝撃吸収
層の上に、半導体素子を外部の回路に接続するための接
続部を形成する工程とを含んでいる。
導体素子を形成する工程と、外部からの衝撃を吸収する
ための衝撃吸収層を選択的に形成する工程と、衝撃吸収
層の上に、半導体素子を外部の回路に接続するための接
続部を形成する工程とを含んでいる。
【００１３】本発明の半導体装置では、外部から接続部
に加えられる衝撃は、この接続部の下に選択的に設けら
れた衝撃吸収層によって吸収され、半導体素子が保護さ
れる。
に加えられる衝撃は、この接続部の下に選択的に設けら
れた衝撃吸収層によって吸収され、半導体素子が保護さ
れる。
【００１４】本発明に係る半導体装置の製造方法では、
外部からの衝撃を吸収するための衝撃吸収層が選択的に
形成され、この衝撃吸収層の上に、半導体素子を外部の
回路に接続するための接続部が形成される。
外部からの衝撃を吸収するための衝撃吸収層が選択的に
形成され、この衝撃吸収層の上に、半導体素子を外部の
回路に接続するための接続部が形成される。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１ないし図６は、
本発明の一実施の形態に係る半導体装置の製造方法にお
ける各工程を表すものである。なお、本実施の形態に係
る半導体装置は、本発明の一実施の形態に係る半導体装
置の製造方法によって具現化されるので、以下、併せて
説明する。
て図面を参照して詳細に説明する。図１ないし図６は、
本発明の一実施の形態に係る半導体装置の製造方法にお
ける各工程を表すものである。なお、本実施の形態に係
る半導体装置は、本発明の一実施の形態に係る半導体装
置の製造方法によって具現化されるので、以下、併せて
説明する。
【００１６】本実施の形態では、ＭＥＳＦＥＴを含む半
導体装置のソース電極側のパッドにバンプを形成するま
での工程を説明する。まず、半導体基板１０に通常の工
程によってＭＥＳＦＥＴの主要部分を形成する。具体的
には、図１に示したように、例えばＧａＡｓ等からなる
半導体基板１０の上に選択的にゲート金属層１１を形成
したのち、このゲート金属層１１の両側における半導体
基板１０の表面近傍領域に、ゲート金属層１１と離間さ
せて、選択的に、ソース領域１２およびドレイン領域１
３を形成する。そして、ソース領域１２およびドレイン
領域１３の上に、それぞれ、ソース金属層１４およびド
レイン金属層１５を形成する。ゲート金属層１１はショ
ットキー電極であり、ソース金属層１４およびドレイン
金属層１５はオーミック電極である。なお、製造するＭ
ＥＳＦＥＴが、例えばｎチャネルショットキーゲートＭ
ＥＳＦＥＴの場合には、予め、半導体基板１０を低濃度
のｐ型、ソース領域１２およびドレイン領域１３を高濃
度のｎ+ 型、ソース領域１２およびドレイン領域１３で
挟まれたチャネル領域を低濃度のｎ型としておく。次
に、全面に絶縁膜１６を形成したのち、ゲート金属層１
１、ソース金属層１４およびドレイン金属層１５が形成
された部分の絶縁膜１６にそれぞれコンタクトホールを
形成する。絶縁膜１６としては、例えばシリコン酸化膜
を用い、その膜厚は例えば１０μｍ程度とする。次に、
これらのコンタクトホールを埋め込むようにして、それ
ぞれ、電極層１７ａ、電極層１８ａおよび電極層１９ａ
を選択的に形成し、各々をゲート金属層１１、ソース金
属層１４およびドレイン金属層１５と接続する。
導体装置のソース電極側のパッドにバンプを形成するま
での工程を説明する。まず、半導体基板１０に通常の工
程によってＭＥＳＦＥＴの主要部分を形成する。具体的
には、図１に示したように、例えばＧａＡｓ等からなる
半導体基板１０の上に選択的にゲート金属層１１を形成
したのち、このゲート金属層１１の両側における半導体
基板１０の表面近傍領域に、ゲート金属層１１と離間さ
せて、選択的に、ソース領域１２およびドレイン領域１
３を形成する。そして、ソース領域１２およびドレイン
領域１３の上に、それぞれ、ソース金属層１４およびド
レイン金属層１５を形成する。ゲート金属層１１はショ
ットキー電極であり、ソース金属層１４およびドレイン
金属層１５はオーミック電極である。なお、製造するＭ
ＥＳＦＥＴが、例えばｎチャネルショットキーゲートＭ
ＥＳＦＥＴの場合には、予め、半導体基板１０を低濃度
のｐ型、ソース領域１２およびドレイン領域１３を高濃
度のｎ+ 型、ソース領域１２およびドレイン領域１３で
挟まれたチャネル領域を低濃度のｎ型としておく。次
に、全面に絶縁膜１６を形成したのち、ゲート金属層１
１、ソース金属層１４およびドレイン金属層１５が形成
された部分の絶縁膜１６にそれぞれコンタクトホールを
形成する。絶縁膜１６としては、例えばシリコン酸化膜
を用い、その膜厚は例えば１０μｍ程度とする。次に、
これらのコンタクトホールを埋め込むようにして、それ
ぞれ、電極層１７ａ、電極層１８ａおよび電極層１９ａ
を選択的に形成し、各々をゲート金属層１１、ソース金
属層１４およびドレイン金属層１５と接続する。
【００１７】次に、図２に示したように、最終的に衝撃
吸収層となる絶縁膜２１を全面に形成する。絶縁膜２１
は、例えばＣＶＤ(chemical vapor deposition) 法によ
り、例えば１０μｍ程度の膜厚に形成する。この絶縁膜
２１としては、上記した絶縁膜１６と同じ材質のシリコ
ン酸化膜を用いてもよいが、他の材質、例えばシリコン
窒化膜等を用いてもよい。
吸収層となる絶縁膜２１を全面に形成する。絶縁膜２１
は、例えばＣＶＤ(chemical vapor deposition) 法によ
り、例えば１０μｍ程度の膜厚に形成する。この絶縁膜
２１としては、上記した絶縁膜１６と同じ材質のシリコ
ン酸化膜を用いてもよいが、他の材質、例えばシリコン
窒化膜等を用いてもよい。
【００１８】次に、図３に示したように、絶縁膜２１上
にフォトレジスト層を形成した後、これをパターニング
して、後述する衝撃吸収層を形成しようとする位置（本
実施の形態では、ソース金属層１４の近傍）にフォトレ
ジスト層２２を形成する。さらに、熱処理を行うことに
より、フォトレジスト層２２の肩部に丸みを与えるラウ
ンド処理を行う。このラウンド処理は、衝撃吸収層２１
ａの上に形成される電極層１８ｂが後述の衝撃吸収層２
１ａの肩部でいわゆる段切れ（パターン切れ）を起こさ
ないようにするために、衝撃吸収層２１ａの肩部に丸み
を与えるためのものである。こうして、次工程において
エッチングマスクとなるべきフォトレジスト層２２が得
られる。フォトレジスト層２２の膜厚は、例えば１０μ
ｍ程度とする。
にフォトレジスト層を形成した後、これをパターニング
して、後述する衝撃吸収層を形成しようとする位置（本
実施の形態では、ソース金属層１４の近傍）にフォトレ
ジスト層２２を形成する。さらに、熱処理を行うことに
より、フォトレジスト層２２の肩部に丸みを与えるラウ
ンド処理を行う。このラウンド処理は、衝撃吸収層２１
ａの上に形成される電極層１８ｂが後述の衝撃吸収層２
１ａの肩部でいわゆる段切れ（パターン切れ）を起こさ
ないようにするために、衝撃吸収層２１ａの肩部に丸み
を与えるためのものである。こうして、次工程において
エッチングマスクとなるべきフォトレジスト層２２が得
られる。フォトレジスト層２２の膜厚は、例えば１０μ
ｍ程度とする。
【００１９】次に、図４に示したように、フォトレジス
ト層２２をマスクとして、ＲＩＥ（反応性イオンエッチ
ング）等の異方性エッチング法によって全面をエッチン
グする。これにより、フォトレジスト層２２の形状を反
映して、肩部が丸みを帯びた形状を有する衝撃吸収層２
１ａが形成される。このとき、フォトレジスト層２２お
よび絶縁膜２１のエッチングレート差と、エッチング時
間とに応じて、衝撃吸収層２１ａの高さが決まる。な
お、エッチングのエンドポイントは、エッチング時間に
よって制御すればよい。但し、絶縁膜２１が絶縁膜１６
に対して選択的にエッチングされるものである場合に
は、絶縁膜１６に達したところでエッチングが自動的に
止まるので、エンドポイントの制御は不要である。ここ
で、衝撃吸収層２１ａが本発明における「衝撃吸収層」
に対応する。
ト層２２をマスクとして、ＲＩＥ（反応性イオンエッチ
ング）等の異方性エッチング法によって全面をエッチン
グする。これにより、フォトレジスト層２２の形状を反
映して、肩部が丸みを帯びた形状を有する衝撃吸収層２
１ａが形成される。このとき、フォトレジスト層２２お
よび絶縁膜２１のエッチングレート差と、エッチング時
間とに応じて、衝撃吸収層２１ａの高さが決まる。な
お、エッチングのエンドポイントは、エッチング時間に
よって制御すればよい。但し、絶縁膜２１が絶縁膜１６
に対して選択的にエッチングされるものである場合に
は、絶縁膜１６に達したところでエッチングが自動的に
止まるので、エンドポイントの制御は不要である。ここ
で、衝撃吸収層２１ａが本発明における「衝撃吸収層」
に対応する。
【００２０】次に、図５に示したように、アルミニウ
ム，金，チタン等からなる金属層を、例えば蒸着法によ
って全面に形成した後、この金属層を、例えばイオンミ
リング法によって選択的にエッチングし、電極層１７
ａ、電極層１８ａおよび電極層１９ａにそれぞれ接続す
る電極層１７ｂ、電極層１８ｂおよび電極層１９ｂを形
成する。このとき、電極層１８ｂは、衝撃吸収層２１ａ
の全体を覆うと共にその一端側が電極層１８ａに接続さ
れるようにパターニングする。この場合、上記したよう
に、衝撃吸収層２１ａの肩部は丸みを帯びているので、
それを覆うように形成される電極層１８ｂが段切れを起
こすのを防止できる。こうして、電極層１７ａ，１７ｂ
からなるゲート電極１７と、電極層１８ａ，１８ｂから
なるソース電極１８と、電極層１９ａ，１９ｂからなる
ドレイン電極１９の形成が完了する。
ム，金，チタン等からなる金属層を、例えば蒸着法によ
って全面に形成した後、この金属層を、例えばイオンミ
リング法によって選択的にエッチングし、電極層１７
ａ、電極層１８ａおよび電極層１９ａにそれぞれ接続す
る電極層１７ｂ、電極層１８ｂおよび電極層１９ｂを形
成する。このとき、電極層１８ｂは、衝撃吸収層２１ａ
の全体を覆うと共にその一端側が電極層１８ａに接続さ
れるようにパターニングする。この場合、上記したよう
に、衝撃吸収層２１ａの肩部は丸みを帯びているので、
それを覆うように形成される電極層１８ｂが段切れを起
こすのを防止できる。こうして、電極層１７ａ，１７ｂ
からなるゲート電極１７と、電極層１８ａ，１８ｂから
なるソース電極１８と、電極層１９ａ，１９ｂからなる
ドレイン電極１９の形成が完了する。
【００２１】次に、図示しないパッシベーション膜を形
成したのち、衝撃吸収層２１ａの上のソース電極１８が
露出するように開口してこれをパッド２４となし、図６
に示したように、このパッド２４にワイヤバンピング法
によってバンプ２０を形成する。ここで、パッド２４が
本発明における「接続部」に対応し、バンプ２０が本発
明における「突起状接続用電極」に対応する。なお、バ
ンプ２０の材料としては、例えば金、アルミニウム、銅
等が用いられる。
成したのち、衝撃吸収層２１ａの上のソース電極１８が
露出するように開口してこれをパッド２４となし、図６
に示したように、このパッド２４にワイヤバンピング法
によってバンプ２０を形成する。ここで、パッド２４が
本発明における「接続部」に対応し、バンプ２０が本発
明における「突起状接続用電極」に対応する。なお、バ
ンプ２０の材料としては、例えば金、アルミニウム、銅
等が用いられる。
【００２２】この場合、ソース電極１８の下側には、厚
い衝撃吸収層２１ａが形成されているので、ワイヤバン
ピングの際にパッドに圧力や衝撃が加わっても、これが
衝撃吸収層２１ａによって吸収されて緩和される。この
ため、半導体基板１０およびそこに形成された半導体素
子としてのＭＥＳＦＥＴが損傷を受けるのを効果的に防
止することができる。
い衝撃吸収層２１ａが形成されているので、ワイヤバン
ピングの際にパッドに圧力や衝撃が加わっても、これが
衝撃吸収層２１ａによって吸収されて緩和される。この
ため、半導体基板１０およびそこに形成された半導体素
子としてのＭＥＳＦＥＴが損傷を受けるのを効果的に防
止することができる。
【００２３】このように、本実施の形態の半導体装置に
よれば、パッドとしての電極層１８ｂの下部に厚い衝撃
吸収層２１ａを形成するようにしたので、パッドに圧力
や衝撃が加わっても、これが衝撃吸収層２１ａによって
吸収され、基板や素子への悪影響を低減できる。このた
め、半導体チップの完成後においても、ワイヤバンピン
グ法によってバンプを安全に形成することができる。し
たがって、折角完成した半導体チップが、その後のワイ
ヤバンピング工程で破損されるという不都合をなくすこ
とができる。特に、本実施の形態で取り上げたＧａＡｓ
化合物半導体のように、脆い材質の半導体素子を含む半
導体装置に適用した場合には、衝撃吸収層２１ａによっ
て、ワイヤバンピングによる衝撃から半導体素子を効果
的に保護できるので、とりわけ有効である。また、衝撃
吸収層２１ａを設けたことにより、半導体素子のごく近
傍にバンプを安全に形成することができるので、めっき
法でバンプを形成する場合と同様に、半導体素子内での
配線長の短縮が可能となる。また、ユーザにとっては、
半導体メーカから供給された半導体チップに対して、製
品仕様に応じた材料や形状のバンプを自在に形成するこ
とができるので、製品開発上の自由度が高まる。
よれば、パッドとしての電極層１８ｂの下部に厚い衝撃
吸収層２１ａを形成するようにしたので、パッドに圧力
や衝撃が加わっても、これが衝撃吸収層２１ａによって
吸収され、基板や素子への悪影響を低減できる。このた
め、半導体チップの完成後においても、ワイヤバンピン
グ法によってバンプを安全に形成することができる。し
たがって、折角完成した半導体チップが、その後のワイ
ヤバンピング工程で破損されるという不都合をなくすこ
とができる。特に、本実施の形態で取り上げたＧａＡｓ
化合物半導体のように、脆い材質の半導体素子を含む半
導体装置に適用した場合には、衝撃吸収層２１ａによっ
て、ワイヤバンピングによる衝撃から半導体素子を効果
的に保護できるので、とりわけ有効である。また、衝撃
吸収層２１ａを設けたことにより、半導体素子のごく近
傍にバンプを安全に形成することができるので、めっき
法でバンプを形成する場合と同様に、半導体素子内での
配線長の短縮が可能となる。また、ユーザにとっては、
半導体メーカから供給された半導体チップに対して、製
品仕様に応じた材料や形状のバンプを自在に形成するこ
とができるので、製品開発上の自由度が高まる。
【００２４】また、ソース電極１８の下側以外の領域に
は衝撃吸収層が形成されておらず、衝撃吸収層２１ａの
形成領域が限定的であるため、寄生インダクタンス成分
の増加を抑制でき、半導体素子の高速動作が阻害される
ことがない。特に、化合物半導体を用いた高周波数用の
半導体素子に適用した場合には、良好な高周波特性を担
保することができるので、とりわけ有効である。
は衝撃吸収層が形成されておらず、衝撃吸収層２１ａの
形成領域が限定的であるため、寄生インダクタンス成分
の増加を抑制でき、半導体素子の高速動作が阻害される
ことがない。特に、化合物半導体を用いた高周波数用の
半導体素子に適用した場合には、良好な高周波特性を担
保することができるので、とりわけ有効である。
【００２５】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこの実施の形態に限定されず、種々変更
可能である。例えば、上記実施の形態では、ＭＥＳＦＥ
Ｔのソース金属層１４のごく近傍にソース電極１８用の
パッドを配置する場合の例について説明したが、ゲート
金属層１１またはドレイン金属層１５のごく近傍にゲー
ト電極１７またはドレイン電極１９用のパッドを配置す
る場合においても本発明を同様に適用可能である。
たが、本発明はこの実施の形態に限定されず、種々変更
可能である。例えば、上記実施の形態では、ＭＥＳＦＥ
Ｔのソース金属層１４のごく近傍にソース電極１８用の
パッドを配置する場合の例について説明したが、ゲート
金属層１１またはドレイン金属層１５のごく近傍にゲー
ト電極１７またはドレイン電極１９用のパッドを配置す
る場合においても本発明を同様に適用可能である。
【００２６】また、本実施の形態では、化合物半導体で
あるＧａＡｓ半導体を用いたＭＥＳＦＥＴを含む半導体
装置について説明したが、他のＦＥＴ素子、例えばＨＥ
ＭＴ(High Electron Mobility Transistor) やＩＧＦＥ
Ｔ(Insulated Gate FET)、あるいはＪＦＥＴ(Junction
FET)等の化合物半導体を用いたＦＥＴ、あるいはＭＯＳ
(Metal-Oxide-Semiconductor) トランジスタ等のシリコ
ン半導体を含む半導体装置にも適用可能である。さらに
は、ＨＢＴ(Heterojunction Bipolar Transistor) 等の
バイポーラ型化合物半導体を含む半導体装置にも適用可
能である。
あるＧａＡｓ半導体を用いたＭＥＳＦＥＴを含む半導体
装置について説明したが、他のＦＥＴ素子、例えばＨＥ
ＭＴ(High Electron Mobility Transistor) やＩＧＦＥ
Ｔ(Insulated Gate FET)、あるいはＪＦＥＴ(Junction
FET)等の化合物半導体を用いたＦＥＴ、あるいはＭＯＳ
(Metal-Oxide-Semiconductor) トランジスタ等のシリコ
ン半導体を含む半導体装置にも適用可能である。さらに
は、ＨＢＴ(Heterojunction Bipolar Transistor) 等の
バイポーラ型化合物半導体を含む半導体装置にも適用可
能である。
【００２７】
【発明の効果】以上説明したように、請求項１ないし請
求項５のいずれかに記載の半導体装置または請求項６記
載の半導体装置の製造方法によれば、半導体素子を外部
の回路に接続するための接続部の下に、外部から接続部
に加えられる衝撃を吸収するための衝撃吸収層を選択的
に設けるようにしたので、外部からの衝撃によって内部
の半導体素子等が受ける影響を軽減することができると
いう効果を奏する。
求項５のいずれかに記載の半導体装置または請求項６記
載の半導体装置の製造方法によれば、半導体素子を外部
の回路に接続するための接続部の下に、外部から接続部
に加えられる衝撃を吸収するための衝撃吸収層を選択的
に設けるようにしたので、外部からの衝撃によって内部
の半導体素子等が受ける影響を軽減することができると
いう効果を奏する。
【００２８】特に、請求項２記載の半導体装置によれ
ば、接続部を素子形成領域またはその近傍領域の上方に
設けるようにしたので、さらに、半導体素子と接続部と
の間の配線長を短縮できると共に、半導体装置のサイズ
を縮小することができるという効果を奏する。
ば、接続部を素子形成領域またはその近傍領域の上方に
設けるようにしたので、さらに、半導体素子と接続部と
の間の配線長を短縮できると共に、半導体装置のサイズ
を縮小することができるという効果を奏する。
【００２９】また、請求項３記載の半導体装置によれ
ば、接続部に突起状接続用電極を形成する際に加えられ
る衝撃を衝撃吸収層によって吸収可能にしたので、さら
に、突起状接続用電極の形成工程において半導体素子が
受けるおそれのある影響を軽減することができるという
効果を奏する。
ば、接続部に突起状接続用電極を形成する際に加えられ
る衝撃を衝撃吸収層によって吸収可能にしたので、さら
に、突起状接続用電極の形成工程において半導体素子が
受けるおそれのある影響を軽減することができるという
効果を奏する。
【００３０】また、請求項４記載の半導体装置によれ
ば、突起状接続用電極がワイヤボンディング工程を利用
して形成されるものであってもよいこととしたので、ウ
ェハプロセスの終了後、すなわち、チップとしての半導
体装置の形成が完了したのちであっても、ワイヤバンピ
ング法を用いて安全に突起状接続用電極（バンプ）を形
成することができるという効果を奏する。
ば、突起状接続用電極がワイヤボンディング工程を利用
して形成されるものであってもよいこととしたので、ウ
ェハプロセスの終了後、すなわち、チップとしての半導
体装置の形成が完了したのちであっても、ワイヤバンピ
ング法を用いて安全に突起状接続用電極（バンプ）を形
成することができるという効果を奏する。
【図１】本発明の一実施の形態に係る半導体装置の製造
方法における一工程を表す素子断面図である。
方法における一工程を表す素子断面図である。
【図２】図１に続く工程を表す断面図である。
【図３】図２に続く工程を表す断面図である。
【図４】図３に続く工程を表す断面図である。
【図５】図４に続く工程を表す断面図である。
【図６】図５に続く工程を表す断面図である。
【図７】一般的な半導体チップの平面構成の一例を表す
平面図である。
平面図である。
【図８】一般的な半導体チップの平面構成の他の例を表
す平面図である。
す平面図である。
【図９】従来の半導体装置の断面構造を表す断面図であ
る。
る。
１０…半導体基板、１１…ゲート金属層、１２…ソース
領域、１３…ドレイン領域、１４…ソース金属層、１５
…ドレイン金属層、１６，２１…絶縁膜、１７…ゲート
電極、１８…ソース電極、１９…ドレイン電極、２０…
バンプ、２１ａ…衝撃吸収層、２２…フォトレジスト
層。
領域、１３…ドレイン領域、１４…ソース金属層、１５
…ドレイン金属層、１６，２１…絶縁膜、１７…ゲート
電極、１８…ソース電極、１９…ドレイン電極、２０…
バンプ、２１ａ…衝撃吸収層、２２…フォトレジスト
層。
Claims (6)
- 【請求項１】 半導体素子を外部の回路に接続するた
めの接続部と、 外部から前記接続部に加えられる衝撃を吸収するために
前記接続部の下に選択的に設けられた衝撃吸収層とを備
えたことを特徴とする半導体装置。 - 【請求項２】 前記接続部は、前記半導体素子が形成
された素子形成領域またはその近傍領域の上方に設けら
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記衝撃吸収層は、前記接続部に突起
状接続用電極を形成する際に加えられる衝撃を吸収可能
であることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記突起状接続用電極は、ワイヤボン
ディング工程を利用して形成されるものであることを特
徴とする請求項３記載の半導体装置。 - 【請求項５】 前記衝撃吸収層は、絶縁体を用いて構
成されることを特徴とする請求項１記載の半導体装置。 - 【請求項６】 半導体素子を形成する工程と、 外部からの衝撃を吸収するための衝撃吸収層を選択的に
形成する工程と、 前記衝撃吸収層の上に、前記半導体素子を外部の回路に
接続するための接続部を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10269637A JP2000100849A (ja) | 1998-09-24 | 1998-09-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10269637A JP2000100849A (ja) | 1998-09-24 | 1998-09-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100849A true JP2000100849A (ja) | 2000-04-07 |
Family
ID=17475131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10269637A Pending JP2000100849A (ja) | 1998-09-24 | 1998-09-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100849A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2017183580A1 (ja) * | 2016-04-19 | 2019-02-21 | ローム株式会社 | 半導体装置、パワーモジュール及びその製造方法 |
| DE112018002384T5 (de) | 2017-05-10 | 2020-01-16 | Rohm Co., Ltd. | Leistungshalbleitereinrichtung und Fertigungsverfahren für selbige |
-
1998
- 1998-09-24 JP JP10269637A patent/JP2000100849A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2017183580A1 (ja) * | 2016-04-19 | 2019-02-21 | ローム株式会社 | 半導体装置、パワーモジュール及びその製造方法 |
| US10790247B2 (en) | 2016-04-19 | 2020-09-29 | Rohm Co., Ltd. | Semiconductor device and fabrication method of the semiconductor device |
| US11189586B2 (en) | 2016-04-19 | 2021-11-30 | Rohm Co., Ltd. | Semiconductor device and fabrication method of the semiconductor device |
| US11658140B2 (en) | 2016-04-19 | 2023-05-23 | Rohm Co., Ltd. | Semiconductor device and fabrication method of the semiconductor device |
| US12074129B2 (en) | 2016-04-19 | 2024-08-27 | Rohm Co., Ltd. | Semiconductor device and fabrication method of the semiconductor device |
| DE112018002384T5 (de) | 2017-05-10 | 2020-01-16 | Rohm Co., Ltd. | Leistungshalbleitereinrichtung und Fertigungsverfahren für selbige |
| US11302665B2 (en) | 2017-05-10 | 2022-04-12 | Rohm Co., Ltd. | Power semiconductor apparatus and fabrication method for the same |
| US11848295B2 (en) | 2017-05-10 | 2023-12-19 | Rohm Co., Ltd. | Power semiconductor apparatus and fabrication method for the same |
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