JPH0945692A - 縦型構造トランジスタ及びその製造方法、並びに半導体装置 - Google Patents

縦型構造トランジスタ及びその製造方法、並びに半導体装置

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JPH0945692A
JPH0945692A JP7192261A JP19226195A JPH0945692A JP H0945692 A JPH0945692 A JP H0945692A JP 7192261 A JP7192261 A JP 7192261A JP 19226195 A JP19226195 A JP 19226195A JP H0945692 A JPH0945692 A JP H0945692A
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JP
Japan
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electrode
layer
bump
bump electrode
transistor
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JP7192261A
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Hiroya Sato
浩哉 佐藤
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Original Assignee
Sharp Corp
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Abstract

(57)【要約】 【課題】 マイクロ波，ミリ波帯での電力増幅用素子と
して、耐湿性に優れ、高性能な縦型構造トランジスタ及
びこれを用いた半導体装置を低コストで提供する。 【解決手段】 フィンガー状の素子真性動作部と対向す
る領域から、該素子真性動作部の長手方向と直交する方
向に広がるバンプ電極１１６を有する縦型構造トランジ
スタであって、該バンプ電極１１６を、該素子真性動作
部の長手方向における幅が、該素子真性動作部に対向す
る部分以外の部分（幅Ｗ1）では、該素子真性動作部に
対向する部分（幅Ｗ0）に比べて大きい、略Ｈ形の平面
形状（展翅状）とし、しかも略Ｈ形の平面形状を、該素
子真性動作部に対向する部分における該素子真性動作部
の長手方向と垂直な横側辺と、該横側辺の両側に位置し
これにつながる傾斜辺とがなす内角が、１８０°以上か
つ２２５°以下の範囲内の値となるようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は縦型構造トランジ
スタ及びその製造方法に関し、より詳しくは、電力増幅
用の縦型構造トランジスタのバンプ電極の構造及びその
形成方法に関するものである。
【０００２】また、本発明は、上記縦型構造トランジス
タを用いたマイクロ波モノリシックＩＣ（以下，ＭＭＩ
Ｃという。）等の半導体装置に関するものである。
【０００３】
【従来の技術】最近、マイクロ波帯での電力増幅用トラ
ンジスタの需要が高まっており、中でもマイクロ波帯域
において、現在実用化されているＧａＡｓＦＥＴに比較
して、高い利得と低いアウトプットコンダクタンスをも
つヘテロジャンクションバイポーラトランジスタ（以
下、ＨＢＴと略す。）は、高効率増幅器を実現する手段
として注目されている。
【０００４】一般に知られているように、上記ＨＢＴ
は、高電流密度で動作するため、必然的に発熱密度が高
くなる。したがって、適正に動作させるためには、基板
表面に形成された接合部（ｐｎ接合）の発熱を、効率良
く半導体基板外へ逃がさなければならない。
【０００５】そこで、基板表面に形成された接合部の発
熱を効率良く逃がすことができるとともに、引出し線の
インダクタンス、寄生容量等を低減でき、マイクロ波帯
での電力増幅用として実用に供することのできる縦型構
造トランジスタおよびこれを用いたＭＭＩＣ等の半導体
装置を提供することを目的とし、本発明者らは、以下の
ような構成の半導体装置を開発している。
【０００６】図４は、例えば、H. Sato et al., "Bump
Heat Sink technology" 15th Annual GaAs IC Symposiu
m Technical Digest p337-340に開示された半導体装置
の構成を示しており、この構成を従来例１として説明す
る。
【０００７】図４（ａ）は、複数のユニットＨＢＴを搭
載したＧａＡｓ半導体チップの一部を示す平面図、図４
（ｂ）はそのＩＶｂ−ＩＶｂ線の断面構造を示してい
る。
【０００８】図において、２００はマイクロ波帯での電
力増幅に用いられるＧａＡｓ半導体チップで、そのＧａ
Ａｓ等の半絶縁性基板２０１上に複数のユニットＨＢＴ
２００ａが搭載されている。該各ユニットＨＢＴ２００
ａは、上記ＧａＡｓ基板２０１上に形成されたサブコレ
クタ層２１１と、該サブコレクタ層２１１上に形成され
た、該層より幅の狭いコレクタ層２１２とを有してい
る。該サブコレクタ層２１１の表面の両側部上にはフィ
ンガー状コレクタ電極２１１ａが設けられており、これ
らはコレクタ引出し電極２１１ｂにより互いに接続され
ている。
【０００９】また、上記コレクタ層２１２上には、ベー
ス層２１３が形成され、さらに該ベース層２１３上に、
これより幅の狭いエミッタフィンガー部２１４が形成さ
れている。ここで、上記ベース層２１３の表面の両側部
上にはフィンガー状ベース電極２１３ａが設けられてお
り、これらはベース引出し電極２１３ｂにより互いに接
続されている。また、上記エミッタフィンガー部２１４
上にはエミッタ電極２１４ａが設けられている。
【００１０】そして、各ユニットＨＢＴ２００ａ上に
は、上記コレクタ電極２１１ａ及びベース電極２１３ａ
を横切るよう層間絶縁膜２１７ａを介して上層配線２１
５が形成されており、この上層配線２１５には各ユニッ
トＨＢＴ２００ａのエミッタ電極２１４ａが接続されて
いる。
【００１１】さらに、上記上層配線２１５の、各ユニッ
トＨＢＴ２００ａの配置部分、つまりサブコレクタ層２
１１に対応する部分からその両側近傍部分に跨るようバ
ンプ電極２１６が形成されている。
【００１２】なお、ここで２１７ｂは、サブコレクタ層
２１１のエッジ部分に位置するようコレクタ引出し電極
２１１ｂの下側に配置された層間絶縁膜、２１７ｃは、
サブコレクタ層２１１及びベース層２１３のエッジ部分
に位置するようベース引出し電極２１３ｂの下側に配置
された層間絶縁膜である。
【００１３】このような構成のＧａＡｓ半導体チップ２
００は、例えば図５（ａ）に示すようにその表面に所定
のパターンのＡｕ配線２２２を形成したＡｌＮパッケー
ジ（基板）２２１上に実装して、ＭＭＩＣ等の半導体装
置２２０ａとして用いられる。
【００１４】また、特願平６−３４９８４６号公報に
は、本発明者らが開発した半導体装置２２０ｂ（図５
（ｂ）参照）が開示されており、これは、上記図５
（ａ）に示す半導体装置２２０ａにおける、ＧａＡｓ半
導体チップの基板２０１と、パッケージのＡｌＮ基板２
２１との空隙に樹脂２２３を注入したもの（以下従来例
２とする。）である。
【００１５】上述した従来の縦型構造のトランジスタで
は、上記文献等には明記はしていないが、コレクタ電極
としては、その幅が１．８μｍであるものを使用してい
た。
【００１６】
【発明が解決しようとする課題】しかしながら、上記従
来例１及び２においては、大きく分けて次のｉ）〜ii
i）に示すような問題が生ずる。
【００１７】ｉ）通常、トランジスタ素子やＭＭＩＣチ
ップの表面のパシベーションを目的として、ウエハのス
クライブラインやパッド部を除く、チップ上の大部分に
延在するように絶縁体薄層（基板がＧａＡｓ基板である
場合、該絶縁体薄層として、通常プラズマＣＶＤ等の方
法で堆積したＳｉＮX、ＳｉＯXＮY等を用いる。）を設
けているが、ボンディングの際、前記絶縁体薄層にクラ
ックが生じる。その結果、ハーメチックシールを適用し
た素子では問題ないが、素子を樹脂のみでシールして使
用するものでは、耐湿性が極端に低下するという問題が
あった。
【００１８】ii）上記バンプは、通常フォトリソグラフ
ィ法によるメッキパターンの選択的な形成法を用いて、
上記のように上面からみた形状（平面形状）が略Ｈ型と
なるよう形成するが、このバンプの形成の際、その平面
形状の内角（メタル部分がなすメタル角度）のうち特定
の内角（２７０°）に相当する部分が、更に内側にえぐ
れた形状となり（図４（ｃ）参照）、結果として、２７
０°以上のメタル角度をもつこととなる。
【００１９】その結果、以下の（Ａ）及び（Ｂ）に挙げ
る問題が生ずる。
【００２０】（Ａ）バンプ面積の再現性と、ボンディン
グ時のバンプのつぶれ量の加圧力依存性の再現性がなく
なり、これがボンディング歩留まりの低下の要因とな
る。
【００２１】（Ｂ）バンプがその形状に起因して残留応
力の大きなものとなる。
【００２２】このため、特にバンプ直下にトランジスタ
が存在する構成においては、トランジスタにかかる残留
応力が大きく、エミッタトップ構造ではエミッタメタル
が剥離するという故障モードが発生する。
【００２３】また、上記残留応力によるトランジスタ特
性のシフトがボンディングの前後で生ずる。
【００２４】さらに上記素子表面のパッシベーションの
ための絶縁体薄層にクラックが生じる現象が助長され
る。
【００２５】iii）また、上述した従来のＭＭＩＣ等の
半導体装置では、縦型構造のトランジスタのコレクタ抵
抗が高いという問題がある。このため、図６に示すＫｎ
ｅｅ電圧ＶKnee（点線）を効果的に減らすことが困難で
あるという問題点があった。このように多くの問題が生
ずるため、従来は、マイクロ波，ミリ波帯での電力増幅
用として高性能のＨＢＴ及びこれを用いたＭＭＩＣ等の
半導体装置を、低コストで実用に供することが困難であ
った。
【００２６】本発明は上記のような問題点を解決するた
めになされたもので、本発明の目的は、マイクロ波，ミ
リ波帯での電力増幅用として実用に供することのでき
る、耐湿性に優れた高性能な縦型構造トランジスタ及び
その製造方法、並びに該縦型構造トランジスタを用いた
半導体装置を低コストで提供することにある。
【００２７】
【課題を解決するための手段】この発明（請求項１）に
係る縦型構造トランジスタは、フィンガー状の素子真性
動作部と対向する領域から、該素子真性動作部の長手方
向と直交する方向に広がるバンプ電極を有する縦型構造
トランジスタである。該バンプ電極は、該素子真性動作
部の長手方向における幅が、該素子真性動作部に対向す
る部分以外の部分では、該素子真性動作部に対向する部
分に比べて大きいものであり、該バンプ電極のなす輪郭
は、２７０°以上の内角を有しない平面形状となってい
る。そのことにより上記目的が達成される。
【００２８】ここで、上記バンプ電極の輪郭は略Ｈ形の
平面形状であり、この略Ｈ形の平面形状は、該バンプ電
極が該素子真性動作部に対向する部分における該素子真
性動作部の長手方向と垂直な横側辺と、該横側辺の両側
に位置しこれにつながる傾斜辺とがなす内角を、１８０
°以上かつ２７０°未満の範囲内の値としたものである
ことが好ましい。
【００２９】また、上記バンプ電極の輪郭のなす平面形
状は、上記のような略Ｈ形の平面形状の他に、該略Ｈ形
の両縦辺部の下部と切り取った略凹形の平面形状、該略
Ｈ形の両縦辺部の一方の下部と切り取った平面形状、あ
るいは該略Ｈ形の両縦辺部の一方の下部と、その他方の
上部を切り取った平面形状であることが好ましい。
【００３０】この発明（請求項２）は、請求項１記載の
縦型構造トランジスタにおいて、前記バンプ電極の平面
形状を、その幅が狭い中央部と、その両側に位置する、
その幅が広い側部と、該中央部と側部との間に位置し、
その幅が連続的に変化する部分とからなる展翅状とした
ものである。
【００３１】この発明（請求項３）は、請求項１記載の
縦型構造トランジスタを製造する方法であって、前記バ
ンプ電極を形成する工程では、フォトリソグラフィ法に
より、該バンプ電極の平面形状に対応するパターンを有
する選択メッキ用マスクを形成する際、該バンプ電極に
相当する露光パターンを、これが被露光膜上でなす平面
形状が２２５°を超える内角を有しないものとするもの
である。
【００３２】この発明（請求項４）に係る縦型構造トラ
ンジスタは、コレクタ層上にベース層及びエミッタ層を
順次積層してなるエミッタトップ型の縦型構造を有する
トランジスタであって、該エミッタ層上に配置されたフ
ィンガー状エミッタ電極と、該コレクタ層上の、ベース
層両側部分に、該フィンガー状エミッタ電極を挟むよう
配置されたフィンガー状コレクタ電極と、該フィンガー
状エミッタ電極に接続され、該エミッタ電極上の領域か
らエミッタ電極の長手方向と直交する方向に、該コレク
タ電極を跨ぐよう延びるアーチ状引き出し電極とを備え
ている。そして、該フィンガー状コレクタ電極は、その
幅を５μｍ〜１０μｍとしている。そのことにより上記
目的が達成される。
【００３３】この発明（請求項５）に係る縦型構造トラ
ンジスタは、エミッタ層上にベース層及びコレクタ層を
順次積層してなるコレクタトップ型の縦型構造を有する
トランジスタであって、該コレクタ層上に配置されたフ
ィンガー状コレクタ電極と、該エミッタ層上の、ベース
層両側部分に、該フィンガー状コレクタ電極を挟むよう
配置されたフィンガー状エミッタ電極と、該フィンガー
状コレクタ電極に接続され、該コレクタ電極上の領域か
らコレクタ電極の長手方向と直交する方向に、該エミッ
タ電極を跨ぐよう延びるアーチ状引き出し電極とを備え
ている。そして、該フィンガー状エミッタ電極は、その
幅を５μｍ〜１０μｍとしている。そのことにより上記
目的が達成される。
【００３４】この発明（請求項６）に係る半導体装置
は、請求項１，２，４，５のいずれかに記載の縦型構造
トランジスタを、電力増幅を行う増幅素子として、半導
体基板上にモノリシックに複数搭載してなるものであ
る。
【００３５】この発明（請求項７）に係る半導体装置
は、金あるいは、金を含む材料からなるバンプ電極を有
する半導体チップを、該バンプ電極の塑性変形によって
実装基板と接続してなる半導体装置である。該半導体チ
ップは、該バンプ電極の配置部分に開口を形成した、該
チップ表面の大部分を覆う絶縁体薄層を有する構造とな
っており、該絶縁体薄層の開口端と、バンプ電極が配置
される領域との間隔は、１．５μｍより小さくなってい
る。そのことにより上記目的が達成される。
【００３６】この発明（請求項８）に係る半導体装置
は、金あるいは、金を含む材料からなるバンプ電極を有
する半導体チップを、該バンプ電極の塑性変形によって
実装基板と接続してなる半導体装置である。該半導体チ
ップは、該バンプ電極の配置部分、及び該バンプ電極の
下側に存在する最上層配線の配置部分に開口を形成し
た、該チップ表面の大部分を覆う絶縁体薄層を有する構
造となっており、該バンプ電極が配置される領域と、こ
れに沿って位置する該絶縁体薄層の開口端との間隔は、
１．５μｍより小さくなっている。そのことにより上記
目的が達成される。以下作用について説明する。
【００３７】本発明（請求項１，２，６）では、フィン
ガー状のトランジスタ素子真性動作部の直上の領域か
ら、該真性動作部のフィンガー長手方向と直交する方向
に広がって位置するバンプ電極を、該真性動作部の長手
方向における幅が、該真性動作部に対向する部分以外の
部分では、該真性動作部に対向する部分に比べて大きい
ものとしている。また、該バンプ電極をその輪郭が、２
７０°以上の内角を有しない平面形状となるようにして
いる。
【００３８】これにより、バンプ電極をボンディング後
の残留応力が小さいものとでき、以下のｉ）及びii）に
示す作用効果が得られる。
【００３９】ｉ）通常、トランジスタ素子やＭＭＩＣチ
ップでは、その表面のパシベーションを目的として、ス
クライブライン，パッド部を除く、チップ上の大部分に
延在するように絶縁体薄層（基板がＧａＡｓ基板である
場合は、該絶縁体薄層として、通常プラズマＣＶＤ等の
方法で堆積したＳｉＮｘ、ＳｉＯｘＮｙ等を用いる。）
を設けているが、ボンディングの際に、特にメタル角度
が２７０°を超える部分で生じやすかった、前記絶縁体
薄層でのクラックの発生現象を抑制することができる。
【００４０】ii）特にバンプ直下にトランジスタが存在
する素子構造においては、トランジスタにかかる残留応
力が小さくなり、エミッタトップ構造の場合はエミッタ
メタルが、コレクタトップ構造の場合はコレクタメタル
が、剥離する故障モードの発生を抑止することができ
る。
【００４１】また、残留応力による、ボンディング前後
のトランジスタ特性のシフトを極小に抑えることができ
る。
【００４２】また、本発明（請求項３）では、このよう
な縦型構造トランジスタの製造方法におけるバンプ電極
の形成工程において、フォトリソグラフィ法により、該
バンプ電極の平面形状に対応するパターンを有する選択
メッキ用マスクを形成する際、該バンプ電極に相当する
露光パターンを、これが被露光膜上でなす平面形状が２
２５°を超える内角を有しないものとしている。
【００４３】この効果について詳述する。
【００４４】本発明の好ましい実施形態でのバンプ電極
及びその他の部位の具体的寸法は後述するが、このよう
な寸法のバンプを形成するには、ネガレシストでは解像
度が不足しており、主としてボジレシストを用いたフォ
トリソグラフィ法を使用することが好ましい。
【００４５】しかしながら、現在入手できるポジレシス
トの解像度をもってしても、本発明の好ましい実施形態
でのバンプ形状を形成するのにぎりぎりの解像度であ
り、これは、再現性を保証するのに十分ではない。本発
明者による検討の結果、該バンプ電極を形成する際、そ
の選択メッキ用マスクを形成するための露光パターン
を、バンプ電極の略Ｈ型の平面形状（メタル角度として
２７０°の内角を有するもの）を得るための形状とする
と、バンプ電極は、その平面形状の内角に対応する部分
が、更に内側にえぐれた形状として形成されることか
ら、結果としてメタル角度として２７０°以上の角度を
もつことが分かっている（図４（ｃ）参照）。さらにこ
の内側へのえぐれ量には再現性がなく、ロットごとにば
らつきが生ずる。
【００４６】これに対し、略Ｈ型の平面形状のバンプ電
極に対応する露光パターンとして、被露光面上での平面
形状の内角（以下、単に内角という。）が２２５°以下
である露光パターンを用いた場合は、上記えぐれによる
問題が生じないことが実験の結果判明した。
【００４７】その内角が２２５°以下である露光パター
ンを用いた場合は、形成されるバンプ電極の、該露光パ
ターンの内角に相当する部分のメタル角度が、該露光パ
ターンの角度以下に丸まっている（図３参照）。
【００４８】一般には、フォトマスクは４５°刻みで角
度を変化させるのが、マスク作成精度の面でも、マスク
作成コストの面でも望ましい。
【００４９】したがって、バンプ電極の平面パターンに
相当する露光パターンの形状を、その内角として２２５
°を超える角度を有しないものとすることにより、以下
の作用が得られる。
【００５０】つまり、バンプ電極の、メタル角度が１８
０°より大きい部分での内側へのえぐれ形状が発生しな
い。
【００５１】その結果、以下の１）〜４）に挙げる効果
が得られる。
【００５２】１）バンプ面積の再現性とボンディング時
のバンプのつぶれ量の加圧力依存性（これは、特に内側
へのえぐれ形状の影響を受けやすいものである。）の再
現性が向上し、ボンディング歩留まりが上昇する。
【００５３】２）２７０°以上の内角を有しないバンプ
電極の平面形状を、全くコストを引き上げることなく得
ることができる。
【００５４】３）通常、トランジスタ素子やＭＭＩＣ素
子では、その表面のパシベーションを目的として、スク
ライブライン，パッド部を除く、チップ上の大部分に延
在するように絶縁体薄層（基板がＧａＡｓ基板である場
合は、絶縁体薄層として通常プラズマＣＶＤ等の方法で
堆積したＳｉＮｘ、ＳｉＯｘＮｙ等を用いている。）を
設けているが、ボンディングの際に、特にバンプ電極の
えぐれ部分で生じやすかった、前記絶縁体薄層のクラッ
クの発生現象を抑制することができる。
【００５５】４）特に、バンプ直下にトランジスタが存
在する構造においては、トランジスタにかかる残留応力
が小さくなり、エミッタトップ構造の素子では、エミッ
タメタルが、コレクタトップ構造の素子では、コレクタ
メタルが剥離する故障モードの発生を抑止することがで
きる。
【００５６】また、残留応力による、ボンディング前後
のトランジスタ特性のシフトを極小に抑えることができ
る。
【００５７】上記縦型構造トランジスタ用バンプは、該
バンプ電極を上面から見た形状が図１に示すような展翅
状をしていることが望ましい。
【００５８】このことは、該真性動作部の長手方向にお
ける幅が、該真性動作部に対向する部分以外の部分で
は、該真性動作部に対向する部分に比べて大きいバンプ
電極の形状として、１８０°を超える内角がもっとも少
ない形状を提供することができるということである。
【００５９】本発明（請求項４，５，６）では、コレク
タ層，ベース層，エミッタ層を積層してなる縦型構造を
有するトランジスタにおいて、トップ層の接合部におけ
る素子電極に接続された引き出し電極を、そのトップ層
上の素子電極の上面から、そのトップ層の長手方向に直
交する方向にボトム層の素子電極を跨ぐよう延びるアー
チ状としているため、エミッタトップ型の場合はコレク
タ電極、コレクタトップ型の場合はエミック電極の幅が
大きくなると、それに応じてコレクタ，エミッタ間での
容量ＣECが増加する。
【００６０】特に、トランジスタ素子真性動作部の直上
の領域から、該真性動作部の長手方向と直交する方向に
広がって位置するバンプ電極を有する縦型構造トランジ
スタにおいては、エミッタトップ型の場合はコレクタ電
極、コレクタトップ型の場合はエミッタ電極の幅が大き
くなると、ボンディング強度が弱くなるという問題が懸
念された。
【００６１】このため、従来は、エミッタトップ型のト
ランジスタではコレクタ電極、コレクタトップ型のトラ
ンジスタでは、エミッタ電極の幅を２μｍ以下として、
該トランジスタを通常使用していた。
【００６２】これに対し、本発明者は実験により、トラ
ンジスタの高周波特性を犠牲にすることなく、エミッタ
トップ型の場合はコレクタ抵抗、コレクタトップ型の場
合はエミッタ抵抗を低減することができることを明らか
にした（図７参照）。
【００６３】図７では、ボトム層に対するフィンガー状
の素子電極の幅を、これと等価であるボトム層と素子電
極との接触部分幅（コンタクト幅）により示している。
【００６４】電極幅を５μｍ以上とすることにより、電
極接触抵抗は急激に減少する一方、高周波特性の指標と
して用いた遮断周波数ｆｔは、１０μｍまでは、ほとん
ど変化しない。
【００６５】また、トランジスタ素子真性動作部の直上
の領域から、該真性動作部の長手方向と直交する方向に
延びるよう位置するバンプ電極を有する縦型構造トラン
ジスタにおいても、上記電極幅が１０μｍまでであれ
ば、ボンディング強度が弱くなるという問題は許容範囲
内に収まることが分かった。
【００６６】また、トランジスタのオン抵抗は、近似的
にはエミッタ抵抗とコレクタ抵抗の和で表される。
【００６７】このため、エミッタトップ型の場合はコレ
クタ電極、コレクタトップ型の場合はエミッタ電極の幅
として５μｍ〜１０μｍを用いることにより、上記構造
のトランジスタにおいて、図６に示すＫｎｅｅ電圧Ｖ
Knee（実線）を効果的に減らすことができ、特に大振幅
でかつ線形な動作を要求されるパワーリニアアンプへの
応用に好適なトランジスタ、及びそれを用いたＭＭＩＣ
を提供できる。
【００６８】この発明（請求項７，８）では、金ないし
は、金を含む材料からなるバンプ電極を有する半導体チ
ップを、該バンプ電極の塑性変形によって実装基板上に
接続してなる半導体装置において、該半導体チップとし
て、スクライブライン、パッド部、及び最上層配線を除
く、チップ表面の大部分を被覆する絶縁体薄層を有する
構成としている。
【００６９】また上記半導体チップでは、バンプ電極を
配置すべき領域から、これに沿って位置する絶縁体薄層
の開口端までの間隔を１．５μｍより小さく設定してい
る。これによる作用効果を以下に説明する。
【００７０】金ないしは、金を含む材料からなるバンプ
の塑性変形によってチップと基板を接続する場合、ま
ず、バンプ電極直下の領域、ないしは、バンプ電極の下
部に存在する最上層配線の、バンプ電極が配置されてい
る部分の下側に、絶縁体薄層が存在すると、ボンディン
グの際に絶縁体薄層のクラックが生じる。
【００７１】しかしながら、該絶縁体薄層の開口端か
ら、バンプ電極直下の領域、ないしは、バンプ電極の下
部に存在する最上層配線の、バンプ電極が配置されてい
る部分までの間隔が１．５μｍより大きい場合は、クラ
ックを生じないが、プレッシャクッカテストの結果、絶
縁体薄層下のチップ表面に水が侵入していることが観測
された（図８参照）。
【００７２】一方、該絶縁体薄層の開口端から、バンプ
電極直下の領域、ないしは、バンプ電極の下部に存在す
る最上層配線の、バンプ電極が配置されている部分まで
の間隔を１．５μｍより小さくした場合には、クラック
を生せず、また、プレッシャクッカテストを行った際に
も、絶縁体薄層下のチップ表面への水の侵入は観測され
ない。
【００７３】したがって、半導体チップにおいて、その
表面を覆う絶縁体薄層の開口端から、バンプ電極直下の
領域、ないしは、バンプ電極の下部に存在する最上層配
線の、バンプ電極が配置されている部分までの間隔を
１．５μｍより小さく設定することにより、ボンディン
グ後にクラックが入らず、かつ、耐湿性が高く、高性能
なトランジスタを提供できる。
【００７４】以上の作用効果により、従来法に比べ、パ
シベーション用絶縁体薄層のクラックを低減することが
できる。本発明者らの検討によると、本発明により、従
来法と比較して図８に示すようなクラック低減効果があ
る。
【００７５】
【発明の実施の形態】以下、図面を参照して本発明によ
る縦型構造トランジスタ及びそれを用いた半導体装置の
実施の形態について説明する。
【００７６】（実施形態１）図１は本発明の実施形態に
よる縦型構造トランジスタの基本構成を説明するための
図であり、図１（ａ）は、複数のユニットＨＢＴを搭載
したＧａＡｓ半導体チップの一部を示す平面図、図１
（ｂ）はそのＩｂ−Ｉｂ線の断面構造を示している。
【００７７】図において、図４と同一符号は従来の半導
体チップ２００と同一または相当部分を示し、１００は
マイクロ波帯での電力増幅に用いられるＧａＡｓ半導体
チップで、その半絶縁性ＧａＡｓ基板２０１上には縦型
構造トランジスタとしてマイクロ波電力増幅用ｎｐｎエ
ミッタアップ型ＨＢＴ２００ａが複数形成されている。
【００７８】１１６は、バンプ電極で、単一のフィンガ
ー状のトランジスタ素子真性動作部の直上の領域から、
該真性動作部の長手方向と直交する方向に広がって位置
している。このバンプ電極１１６は、トランジスタ素子
真性動作部以外の領域上での最大幅寸法Ｗ1が２６μｍ
であり、前記トランジスタ素子真性動作部上での幅寸法
（Ｗ0＝１６μｍ）に比較して大きくなっている。
【００７９】またこのバンプ電極１１６は、トランジス
タ素子真性動作部直上の領域から離れるにつれてその幅
が徐々に広がり、最小幅寸法の部分（中央部）と最大幅
寸法の部分（側部）とがその幅が徐々に広がる部分によ
り接続された構造となっている。
【００８０】つまり、該バンプ電極１１６は、該素子真
性動作部の長手方向における幅が、該素子真性動作部に
対向する部分以外の部分では、該素子真性動作部に対向
する部分に比べて大きく、その輪郭が略Ｈ形の平面形状
（展翅状）をなすものである。該バンプ電極の輪郭のな
す略Ｈ形の平面形状は、該バンプ電極が該素子真性動作
部に対向する部分における該素子真性動作部の長手方向
と垂直な横側辺と、該横側辺の両側に位置しこれにつな
がる傾斜辺とがなす内角が、１８０°以上、かつ２７０
°未満（本実施の形態では２２５°以下）の範囲内の値
となっている。上記バンプ電極１１６は、エミッタ電極
２１４ａ上以外の領域では、ポリイミド層２１７ａによ
り他の素子電極と絶縁されている。ここでこのポリイミ
ド層２１７ａの端からサブコレクタ層２１１のエッチン
グエッジまでの距離ｘ（図１（ｂ）参照）は、２〜７μ
ｍに設定されている。この理由は、該距離ｘが２μｍ以
下だとエッジのカバレージが十分でなく、ボンディング
時にショート不良を起こしやすく、一方該距離ｘが７μ
ｍ以上だとボンディング強度に問題が出るからである。
【００８１】さらに上記バンプ電極１１６の、トランジ
スタ素子真性動作部の直上部分、及び上記絶縁体層（ポ
リイミド層）を横切る部分は、真性動作部のメサ形状及
びポリイミド層の段差部を跨ぐ滑らかな曲面形状をな
し、バンプ電極１１６の基板２０１表面からの高さ寸法
は、その最高部で約３３μｍ（寸法Ｈ2）、最低部で３
０μｍ（寸法Ｈ0）となっている。ここで、バンプ電極
はその中央部が高い形状となっているが、これにより、
後に述べる，ボンディングの際に各トランジスタユニッ
トを確実にフリップリッチ接続することができるという
効果がある。
【００８２】フィンガー状のトランジスタ素子真性動作
部の幅方向の寸法は６．４μｍに設定されている。バン
プ電極は金メッキによって形成されている。
【００８３】フィンガー状のトランジスタ素子真性動作
部の長手方向寸法は２０μｍ、上記バンプ電極の、真性
動作部での幅寸法は１６μｍである。フリップチップ実
装後、バンプはつぶれて広がり、バンプ電極の幅寸法は
フィンガー状のトランジスタ素子真性動作部の長手方向
寸法と略一致する。
【００８４】本トランジスタはエミッタトップ型として
形成されており、コレクタ電極幅は６μｍとした。な
お、コレクタ電極幅の他の例の結果については図７に示
す通りである。
【００８５】また、本実施例の場合は、バンプ電極の配
置領域と、ＭＩＭ膜とパシベーション膜とを兼ねている
絶縁体薄層（ＳｉＮ）の開口端（図中、二点鎖線Ｘ１で
示す。）の、上記バンプ電極の配置領域に沿って位置す
る部分との間隔は１．５μｍより小さくしている。
【００８６】ここで、開口部パターンとバンプ電極の位
置関係は図１（ａ）に示されており、該絶縁体薄層の開
口端の、上記バンプ電極１１６の配置領域に沿って位置
する部分とバンプ電極１１６の配置領域とのギャップ部
分がハッチングの領域により図示されている。
【００８７】図５（ｂ）は、図１に示す縦型構造トラン
ジスタを複数有し、それぞれを並列に接続したチップ１
００を、メタルパターン２２２を具備したＡｌＮ基板２
２１上にフリップチップ実装してなる半導体装置２２０
ｂを示している。
【００８８】図示はしていないが、また別の実施の形態
として図１に記載の縦型構造トランジスタ複数を含むＭ
ＭＩＣが形成されたチップを、メタルパターンを具備し
たＡ１Ｎ基板上にフリップリップ実装したものも作製し
た。
【００８９】言うまでもなく、この実施の形態によれ
ば、トランジスタのみでなく機能をもった回路ブロック
をモノリシックに形成できる。チップ直下は封止樹脂と
して、エポキシ樹脂で満たされている。
【００９０】また、図示していないが、本発明によるま
た別の実施の形態では、チップ直下に封止樹脂として、
シリコーン樹脂で満たしたものも作製した。この場合は
同様の効果を得られるのに加え、プレッシャクッカテス
トを行った場合、エポキシ樹脂に比較して樹脂内部の保
水が少ないという利点がある。
【００９１】バンプ電極を具備するチップをフリップチ
ップ実装する際のバンプつぶれ量は、バンプ最高部で約
１３μｍ、最低部で１０μｍであり、バンプ電極の高低
差（３μｍ）より大きく設定されている。
【００９２】上記バンプ電極のＡｌＮ基板への接地幅は
５６μｍで、実装後のバンプの高さ寸法２０μｍの２倍
より大きくなっている。
【００９３】この縦型構造トランジスタの作製方法につ
いて順を追って説明する。
【００９４】まず、よく知られている方法（例えば、電
子通信学会技術研究報告ＥＤ９０‐１３５参照）を用い
て、半絶縁性基板（本実施例ではＧａＡｓ）上にＡｌＧ
ａＡｓ／ＧａＡｓ系材料を用いたｎｐｎエミッタアップ
型ＨＢＴを形成する。
【００９５】本実施例で用いたＨＢＴ層構造は、サブコ
レクタ層（研究報告の論文中ではＢｕｆｆｅｒと記載し
ている。）として、構成材料ｎ+ＧａＡｓ，不純物濃度
５×１０18ｃｍ -3，層厚５００ｎｍのものを用いた。
その他の構成は、上記論文に開示のものと同一である。
【００９６】つまり、上記ＨＢＴは、上記サブコレクタ
層上に順次形成された、ＧａＡｓコレクタ層、ＧａＡｓ
ベース層、第１のＡｌX Ｇａ1-X Ａｓグレーディング
層、Ａｌ0.29Ｇａ0.71Ａｓエミッタ層、第２のＡｌX Ｇ
ａ1-X Ａｓグレーディング層、ＧａＡｓキャップ層を有
している。上記コレクタ層は、層厚が４００ｎｍ，ｎ型
不純物の濃度が５×１０16ｃｍ-3である。ベース層は、
層厚が８０ｎｍ，ｐ型不純物の濃度が４×１０19ｃｍ-3
である。第１のＡｌX Ｇａ1-X Ａｓグレーディング層
は、層厚が２０ｎｍ，ｎ型不純物の濃度が５×１０17ｃ
ｍ-3であり、組成比Ｘを０から０．２９まで連続的に変
化させたものである。Ａｌ0.29Ｇａ0.71Ａｓエミッタ層
は、層厚が１００ｎｍ，ｎ型不純物の濃度が５×１０17
ｃｍ-3である。第２のＡｌX Ｇａ1-X Ａｓグレーディン
グ層は、層厚が２０ｎｍ，ｎ型不純物の濃度が５×１０
17ｃｍ-3であり、組成比Ｘを０．２９から０まで連続的
に変化させたものである。ＧａＡｓキャップ層は層厚が
２００ｎｍ，ｎ型不純物の濃度が２×１０18ｃｍ-3であ
る。
【００９７】まず、トランジスタを構成する半導体層の
形成、各半導体層のメサエッチング処理、各電極金属層
の形成及びアロイ処理を行って、縦型構造トランジスタ
２００ａを形成した後、層間絶縁膜としてポリイミド膜
を形成してベース電極，コレクタ電極上をカバーし、該
層間絶縁膜のエミッタ電極上の部分に開口を形成する。
【００９８】なお、ここでは、ベース電極、コレクタ電
極へのコンタクト部は、下層メタル配線を用いて引出
し、トランジスタ真性動作部から離れた場所にそれぞれ
の引出し用電極を設けるようにしている。
【００９９】しかる後にトランジスタ素子の直上にＴｉ
／Ｐｔ／Ａｕからなる３層構造の電極をパターン形成す
る。
【０１００】この工程は、下層配線１１５ａを形成する
工程を兼ねており、電極と同時に下層配線が形成され
て、これが引き出し用電極となる。しかる後に，ＳｉＮ
ｘを、パシベーション膜とＭＩＭ膜とを兼ねる層間絶縁
膜として堆積し、フォトリソグラフィ法と緩衝フッ酸エ
ッチングによって、該層間絶縁膜の、バンプ電極が配置
されるべき部分、及び上層配線とのコンタクトをとるべ
き部分に開口を形成する。
【０１０１】この際、該バンプ電極を配置すべき領域か
ら、これに沿って位置する絶縁体薄層の開口端までの距
離が、１．５μｍより小さくなるようエッチングパター
ンを設定した。なお、上記層間絶縁膜の開口パターンと
バンプ電極のパターンとの位置関係は図１に示されてい
る。つまり、図１では、該開口パターンとバンプ電極の
パターンとのギャップ部分がハッチングにより図示され
ている。
【０１０２】次に上層配線１１５の形成を行う。
【０１０３】すなわち、全面に平坦化レジスト層として
ポジフォトレジストＡを塗布し、フォトリソグラフィに
よって、該レジストＡの、上層配線を設けるべき領域を
開口する。
【０１０４】しかる後に、上層配線の一部となるＴｉ／
Ａｕの２層構造の金属層を全面に蒸着し、メッキ用電極
とする。しかる後に上層配線メッキ用レジストとしてノ
ボラック系ポジフォトレジストＢを塗布し、フォトリソ
グラフィ技術を用いて、その上層配線を設ける部分のみ
開口する。しかる後に、メッキ法により、Ａｕからなる
上層配線（厚さ１０μｍ）１１５を形成する。
【０１０５】しかる後に、上層配線メッキ用レジストＢ
を除去し、引き続き、下層配線以外の平坦化レジスト上
に露出したＡｕ層をエッチング除去し、引き続き下層配
線以外の，平坦化レジストＡ上に露出したＴｉ層を、緩
衝フッ酸エッチングによって除去する。ここで、緩衝フ
ッ酸エッチングによるＴｉ除去は、平坦化レジスト層を
用いたリフトオフ法による除去に比較して、超音波洗浄
によるパターンダメージが少なく、プロセス工数も少な
いという利点がある。
【０１０６】その後、上記平坦化レジスト層Ａを除去す
る。このように平坦化レジスト層Ａを除去するのは、後
のバンプ電極の形成工程で、この平坦化レジスト層が再
度ベークされて、最終的に除去しにくくなるのを回避す
るためである。ただし、平坦化レジスト層が再度ベーク
されても最終的に除去可能である条件下では、この段階
では該平坦化レジスト層を残したままで続くバンプ電極
の形成処理を行ってもよく、この場合、平坦化レジスト
層を除去する手間が省ける。
【０１０７】ここでは、平坦化レジスト層として用いた
ポジフォトレジストＡは、上層配線メッキ用レジストと
してノボラック系ポジフォトレジストＢの溶剤によって
溶解しないようになっている。
【０１０８】このようにレジストＡとレジストＢとに溶
剤に対する選択性を持たせる方法としては、以下に示す
２つの方法がある。
【０１０９】（第１の方法）この方法では、平坦化レジ
スト層と上層配線メッキ用レジストとを、異なるレジス
ト材料により形成する。
【０１１０】具体的には、平坦化レジスト層用フォトレ
ジストＡとしてＳＡＬ１１０（シプレイ社製）を用い、
現像，露光後、２３０℃にてハードベーク処理を施す。
一方上層配線メッキ用フォトレジストＢとしてはＰＭＥ
Ｒ ＡＲ９００（東京応化工業（株）社製）を用いる。
【０１１１】（第２の方法）この方法では、レジスト塗
布後のべーク条件を、平坦化レジスト層と上層配線メッ
キ用レジストとで異なるものとする。
【０１１２】具体的には、平坦化レジスト層としてはフ
ォトレジストＡは、ＯＦＰＲ８００（東京応化工業
（株）社製）を用い、現像／露光後２００℃にてハード
ベーク処理を施す。なお、このハードベーク工程には、
リフローでレジストの角を丸め、平坦化する効果もあ
る。
【０１１３】一方、上層配線メッキ用フォトレジストＢ
としてはＰＭＥＲ ＡＲ９００を用い、ハードベーク処
理に比べると、時間が短く、温度が約８０°程度と低い
ベーク処理を施す。
【０１１４】このような処理により上記レジストＡ及び
Ｂについて溶剤に対する選択性を持たせることにより、
上層配線メッキ用フォトレジストＢは有機洗浄のみで除
去可能となる。一方、平坦化レジスト層用フォトレジス
トＡは、ＯＭＲ剥離液を用いないと溶解することはでき
ない。
【０１１５】このことは、フォトリソグラフィ技術を用
いて、配線メッキ用レジストＢの、上層配線を設ける部
分のみ開口する際に、万一位置ずれ、露光，現像不良等
を生じても、ノボラック系ポジフォトレジストＢのみ溶
剤に溶解して、速やかにリワークできるということであ
る。
【０１１６】一方、このような工夫を用いない場合に
は、ノボラック系ポジフォトレジストＢを溶解してリワ
ークしようとしても、その際に平坦化レジスト層として
用いたノボラック系ポジフォトレジストＡも溶解し、そ
の際、メッキ用電極とするために全面に蒸着したＴｉ／
Ａｕ金属層が部分的にリフトオフされ、事実上リワーク
不能になる。
【０１１７】次にバンプ電極の形成を行う。
【０１１８】すなわち、さらに全面に平坦化レジスト層
としてポジフォトレジストＣを塗布し、フォトリソグラ
フィによって、該レジストＣの、バンプを設けるべき領
域を開口する。
【０１１９】しかる後に、バンプの一部となるＴｉ／Ａ
ｕの２層構造の金属膜を全面に蒸着し、メッキ用電極と
する。しかる後にバンプメッキ用レジストとしてノボラ
ック系ポジフォトレジストＤを塗布し、フォトリソグラ
フィ技術を用いて、該レジストＤの、バンプ配線を設け
る部分のみ開口する。しかる後に、メッキ法により、Ａ
ｕからなるバンプ電極（高さ２０μｍ）を形成する。
【０１２０】なお、このバンプ電極の形成工程において
も、平坦化レジスト層として用いたボジフォトレジスト
Ｃは、バンプメッキ用レジストとしてノボラック系ポジ
フォトレジストＤの溶剤によっても溶解しないようにし
てある。
【０１２１】このようにレジストＣとレジストＤとに溶
剤に対する選択性を持たせる方法としては、上述したレ
ジストＡ，Ｂと同様以下に示す２つの方法がある。
【０１２２】（第１の方法）この方法では、平坦化レジ
スト層と上層配線メッキ用レジストとを、異なるレジス
ト材料により形成する。
【０１２３】具体的には、平坦化レジスト層用フォトレ
ジストＡとしてＳＡＬ１１０を用い、現像，露光後、２
３０℃にてハードベーク処理を施す。一方バンプメッキ
用フォトレジストＤとしてはＰＭＥＲ ＡＲ９００を用
いる。
【０１２４】（第２の方法）この方法では、レジスト塗
布後のべ一ク条件を、平坦化レジスト層と上層配線メッ
キ用レジストとで異なるものとする。
【０１２５】具体的には、平坦化レジスト層としてはフ
ォトレジストＣには、ＯＦＰＲ８００を用い、現像／露
光後２００℃にてハードベーク処理を施す。なお、この
ハードベーク工程には、リフローでレジストの角を丸
め、平坦化する効果もある。
【０１２６】一方、バンプメッキ用フォトレジス卜Ｄと
してはＰＭＥＲ ＡＲ９００を用い、ハードベーク処理
に比べると、時間が短く、温度が約８０°程度と低いベ
ーク処理を施す。
【０１２７】このような処理により上記レジストＣ及び
Ｄについて溶剤に対する選択性を持たせることにより、
バンプメッキ用フォトレジストＤは有機洗浄のみで除去
可能となる。一方、平坦化レジスト層用フォトレジスト
Ｃは、ＯＭＲ剥離液を用いないと溶解することはできな
い。
【０１２８】このことは、フォトリソグラフィ技術を用
いて、フォトレジストＤの、バンプを設ける部分のみ開
口する際に、万一位置ずれ、露光，現像不良等を生じて
も、ノボラック系ポジフォトレジストＤのみ溶剤に溶解
して、速やかにリワークできる利点があるということで
ある。一方、このような工夫を用いない場合には、ノボ
ラック系ポジフォトレジストＤを溶解してリワークしよ
うとしてもその際に平坦化レジスト層として用いたポジ
フォトレジストＣも溶解し、その際、メッキ用電極とす
るために全面に蒸着したＴｉ／Ａｕが部分的にリフトオ
フされ、事実上リワーク不能になる。
【０１２９】上記フォトレジストＣ及びＤのフォトリソ
グラフィに用いる遮光マスク（ここでは、クロム製マス
クを用いている。）１０としては、図２に示すような、
２２５°を超える内角がない形状の開口パターン１０ａ
を有するものを用いた。
【０１３０】作製したバンプ電極１１６は展翅型形状を
しており、展翅型中央部の縦方向幅寸法Ｗ0 は１６μ
ｍ，展翅型部の横方向幅寸法Ｌはメッキ後の仕上がり寸
法で５６μｍ，Ａｕバンプ高さＨ1 は２０μｍとしてい
る。なお、バンプ電極１１６の基板２０１の表面からの
高さＨ0 ，つまりバンプ電極１１６の下側にある上層配
線層を含めた高さは、３０μｍである。
【０１３１】なお、上記平坦化レジストＣのフォトリソ
グラフィ工程ＰC に用いる遮光マスク（フォトマスク）
Ｃ１と、バンプメッキ用レジストマスクＤのフォトリソ
グラフィ工程ＰD に用いる遮光マスク（フォトマスク）
Ｄ１とは、それぞれの工程で用いるレジストの感光特性
が異なっても、最終的に形成されるレジストマスクＣ及
びＤのパターンの形状は同じ展翅型形状になるようにし
てある。
【０１３２】換言すれば、各々の工程に使用するレジス
トの感光特性を考慮し、工程ＰC で用いるフォトマスク
と、工程ＰD で用いるフォトマスクとでは、開口部の寸
法を変えてある。具体的には、工程ＰD に用いるフォト
マスクは、工程ＰC に用いるフォトマスクに比較して開
口部寸法を片側あたり２μｍずつ小さくし、結果として
上記寸法のバンプ電極が得られるようにしている。
【０１３３】なお、この両フォトマスクの開口部寸法の
差である片側あたり２μｍという数値は、レジスト感光
特性によって適用するプロセス、形状ごとに最適化され
ることは言うまでもない。
【０１３４】しかる後にバンプメッキ用レジストＤを除
去し、引き続き、バンプ以外の，平坦化レジストＣ上に
露出したＡｕ層をエッチング除去し、引き続き平坦化レ
ジスト上に露出した、バンプ以外のＴｉ層を、緩衝フッ
酸エッチングによって除去する。ここで、緩衝フッ酸エ
ッチングによるＴｉ除去は平坦化レジスト層を用いたリ
フトオフ法による除去に比較して、超音波洗浄によるパ
ターンダメージが少なく、プロセス工数も少ない利点が
ある。
【０１３５】そして、基板表面に残っているレジスト膜
をすべて除去した後、通常の方法により、ラッピング
（ウエハの裏面研磨）、ダイシングを行い、半導体チッ
プを完成する。ここでラッピングは、ダイシングを容易
にするために行われるが、必ずしも行う必要はない。
【０１３６】上記方法によって作製されたチップを、表
面にメタルパターンを形成したＡｌＮ基板に対して、フ
リップチップボンダを用いてフリップチップ実装した。
ボンディング時にはパルスヒート方式を用い、素子にか
かる熱を極力低減した。ボンディング時のバンプつぶれ
量は１０μｍとなるよう、圧力と加熱処理における温度
及び加熱時間を調節した。具体的には、圧力を２．２ｋ
ｇ、加熱処理におけるヒート温度を３８５℃、加熱時間
を５ｓｅｃとした。
【０１３７】前述のように、バンプは展翅型形状をして
おり、展翅中央部の縦方向幅寸法は１６μｍ，展翅部の
横方向幅寸法は５６μｍとしているが、フリップチップ
ボンディンダにより、バンプ形状が変わり、展翅中央部
の縦方向幅寸法Ｗ0 は１９μｍ，展翅部の横方向幅寸法
Ｌは５９μｍ，接続高さ、つまりチップと実装基板との
間隔は２０μｍとなった。
【０１３８】しかる後、チップ端部に、フィラーを含ま
ないエポキシ系樹脂を少量接触させる。すると、エポキ
シ系樹脂は、毛細管現象によってチップとＡ１Ｎ基板の
間に入り、気泡等を巻き込むことはない。なお、チップ
と実装基板との間への樹脂の充填は、上記エポキシ系樹
脂の代わりに、シリコーン樹脂を同様に少量チップ端部
に接触させることによっても実現できる。
【０１３９】しかる後、窒素雰囲気中１５０℃で２時間
樹脂硬化を行う。
【０１４０】本実施の形態では、コレクタ、ベース及び
エミッタをこの順番で半導体基板上に形成したエミッタ
トップ型の縦型構造トランジスタを示したが、本発明
は、エミッタ、ベース及びコレクタをこの順番で半導体
基板上に形成したコレクタトップ型の縦型構造トランジ
スタにも適用できることは言うまでもない。また、上記
縦型構造トランジスタは、これを構成する半導体層の導
電型を、上記実施形態で示したものから反転させたもの
でもよい。
【０１４１】また、上記実施形態では、半導体チップと
して、上層配線を有するものについて説明したが、電力
増幅用半導体チップとしては、上記上層配線を有しない
構造のものもある。
【０１４２】（実施形態２）図９は本発明の実施形態２
による縦型構造トランジスタの基本構成を説明するため
の平面図であり、図において、図１と同一符号は上記実
施形態１の半導体チップ１００と同一のものを示す。１
０２はマイクロ波帯での電力増幅に用いられる、上層配
線を有しない構造のＧａＡｓ半導体チップで、その半絶
縁性ＧａＡｓ基板２０１上には縦型構造トランジスタと
してマイクロ波電力増幅用ｎｐｎエミッタアップ型ＨＢ
Ｔ２００ａが複数形成されている。
【０１４３】そしてこの実施形態では、ＭＩＭ膜とパシ
ベーション膜とを兼ねている絶縁体薄層（ＳｉＮ）の開
口端（図中、二点鎖線Ｘ２で示す。）から、バンプ電極
の配置領域までの間隔は１．５μｍより小さくしてい
る。
【０１４４】ここで、開口部パターンとバンプ電極の位
置関係は図９に示すように、開口部パターンとバンプと
のギャップがハッチングにより図示されている。
【０１４５】なお、上記実施形態２では、バンプ電極の
配置領域にのみ絶縁体薄層の開口部を形成したＧａＡｓ
半導体チップとして、上層配線を有しない構造のものを
挙げたが、図１に示すように上層配線を有する半導体チ
ップであっても、バンプ電極の配置領域にのみ絶縁体薄
層の開口部を形成した構造としてもよく、この場合、上
層配線は、バンプ電極の配置領域に形成した絶縁体薄層
の開口部を介してその下側の配線とのコンタクトをとる
ことができる。
【０１４６】また、上記各実施の形態では、バンプ電極
の輪郭のなす平面形状は、略Ｈ形の形状Ｓ0（図１０
（ａ）参照）としているが、バンプ電極の平面形状はこ
れに限るものではなく、図１０（ｂ）に示すように、略
Ｈ形の両縦辺部の下部（２点鎖線で示す部分）を切りと
った略凹形Ｓ1、あるいはその上下を逆転した略逆凹形
の平面形状としてもよい。
【０１４７】さらに、上記バンプ電極の輪郭のなす平面
形状は、図１０（ａ），（ｂ）に示す平面形状Ｓ0，Ｓ1
の他に、略Ｈ形Ｓ0の両縦辺部の一方の下部（２点鎖線
で示す部分）と切り取った平面形状Ｓ2（図１０（ｃ）
参照）、あるいは該略Ｈ形Ｓ0の両縦辺部の一方の下部
（２点鎖線で示す部分）とその他方の上部（２点鎖線で
示す部分）を切り取った平面形状Ｓ3（図１０（ｄ）参
照）であってもよく、さらに該平面形状Ｓ2あるいはＳ3
の上下を逆転したものでもよい。
【０１４８】また、バイポーラトランジスタの構造は、
上記各実施形態で示したエミッタのみがバンドギャップ
の大きい、いわゆるシングルヘテロバイポーラトランジ
スタ（ＳＨＢＴ）に限らず、コレクタにもワイドバンド
ギャップ材料を用いたいわゆるダフルヘテロバイポーラ
トランジスタ（ＤＨＢＴ）でも良い。
【０１４９】また、上記半導体チップには、Ｏ+，Ｂ+，
Ｈ+イオン等を外部ベース直下に注入してＣbcを低減す
る方法、あるいはイオン注入による素子間分離法を適用
してもよい。
【０１５０】上記各実施形態では、能動素子としてＨＢ
Ｔを用いたが、用いる素子はこれに限らず、例えば縦型
構造素子としては、通常のバイポーラトランジスタ，サ
イリスタ，ＨＥＴ（Hot Electron Transistor ），共鳴
トンネルトランジスタ等でもよい。また半導体チップに
は、縦型素子を横型素子との組み合わせでもって搭載し
てもよく、例えばＨＢＴとＨＥＭＴ、ＨＢＴとＦＥＴを
組み合わせて搭載してもよい。さらに、上記半導体チッ
プには、トランジスタ素子と発光，受光素子とを組み合
わせて搭載することも可能なことは言うまでもない。
【０１５１】さらに、上記各実施形態では、マイクロ波
電力増幅用トランジスタを複数搭載したＭＭＩＣを例に
挙げたが、本発明は、単体のマイクロ波電力増幅用トラ
ンジスタの素子構造や、超高速用集積回路等に応用でき
ることは言うまでもない。
【０１５２】上記各実施形態においては、バンプ電極は
エミッタ電極としての役割も果たしているが、例えば、
大電力を扱うＭＭＩＣ（Monolithic Microwave IC ）、
超高速集積回路等の用途によっては、バンプ電極がエミ
ッタ（ソース）であると都合が悪い場合がある。このよ
うな場合は、バンプ電極を、べース（ゲート）、あるい
はコレクタ（ドレイン）に接続するか、電極としては使
用せず、絶縁膜を介する等の方法で、熱放散の用途のみ
に用いてもよい。
【０１５３】また、半導体チップを構成する半導体材料
は、本実施例のＧａＡｓに限定されるものでなく、Ｉｎ
Ｐ，ＳｉＣ，ＧａＰ，ＧａＳｂ等他の化合物半導体でも
よく、Ｃ，Ｓｉ，Ｇｅ等の元素半導体であってもよい。
【０１５４】また、トランジスタ素子自体の構成材料
も、Ａ１ＧａＡｓ／ＧａＡｓ系に限るものではなく、Ｉ
ｎＧａＰ／ＧａＡｓ系、ＩｎＧａＡｓ（Ｐ）／ＩｎＡｌ
Ａｓ系、ＩｎＧａＡｓ（Ｐ）／ＩｎＰ系等、他の格子整
合系でも良く、またＩｎＧａＡｓ／（Ａｌ）ＧａＡｓ／
ＩｎＰ等の格子不整合系であっても良いことは言うまで
もない。
【０１５５】上記各実施形態では、フリップチップ用基
板としてメタルパターンを具備するＡｌＮ基板を用いた
が、熱伝導率の良好な材料であれば他の材料を用いても
よいことは言うまでもない。
【０１５６】また，上記各実施形態に用いるフリップチ
ップ用基板は必ずしも平面単板である必要はなく、いわ
ゆるスルーホール，ビアホールを具備してもよく、ま
た、積層基板等，平面単板以外の構造を有していてもよ
い。要は、実装基板としては、バンプを介してのチップ
との接続を行うための部分が平坦であるものであればよ
い。
【０１５７】また、フリップチップ用基板（実装基板）
１枚に対して、複数のチップをボンディングすることも
可能である。この際、すべてのチップがフリップチップ
実装される必要はなく、むしろ、用途によっては例えば
ワイヤボンド等の方法を用いたチップがフリップチップ
実装されたチップと混在するようにしてもよい。
【０１５８】さらに、上記各実施形態では、素子基板
（チップ）の裏面側からの放熱を特に考慮していない
が、当然ながら、チップの裏面を薄く削って、チップを
伝熱用はんだ，ケースキャップ等を経由して放熱する手
段と組み合わせてもよい。
【０１５９】
【発明の効果】以上述べたように、本発明によれば、素
子の耐湿性が向上した結果、素子のシールを注入樹脂の
みで行うことができ、素子を気密シールするためのパッ
ケージを構成するリッドや該リッドを支持するための特
別の部材（例えばシールリング等）が不必要になる。ま
た、素子の特性向上に寄与しない抵抗が低減できるた
め、特性向上の効果もある。
【０１６０】したがって、本発明によって、低廉なコス
トで高性能なマイクロ波電力増幅用ＨＢＴ及びそれを用
いたＭＭＩＣを供給できる。
【０１６１】本発明は、特にマクロ波電力増幅用ＨＢＴ
及びそれを用いたＭＭＩＣの低コスト化，高性能化に道
を開くという意味で、これによる産業上の波及効果は著
しいものであると言える。
【図面の簡単な説明】
【図１】本発明の実施形態１による縦型構造トランジス
タの基本構成を説明するための図であり、図１（ａ）
は、複数のユニットＨＢＴを搭載したＧａＡｓ半導体チ
ップの一部を示す平面図、図１（ｂ）はそのＩｂ−Ｉｂ
線の断面構造を示している。
【図２】上記縦型構造トランジスタの製造方法において
使用するフォトマスタの開口パターンを示す図である。
【図３】上記実施形態の縦型構造トランジスタにおける
バンプ電極の平面形状を示す平面図である。
【図４】従来の縦型構造トランジスタの基本構成を説明
するための図であり、図４（ａ）は、複数のユニットＨ
ＢＴを搭載したＧａＡｓ半導体チップの一部を示す平面
図、図４（ｂ）はそのＩＶｂ−ＩＶｂ線の断面図、図４
（ｃ）は、従来の縦型構造トランジスタにおけるバンプ
電極を平面形状を示す平面図である。
【図５】従来あるいは本発明に係るＧａＡｓ半導体チッ
プを実装基板上に実装した状態を示す図であり、図５
（ａ）は、半導体チップと実装基板との間が空隙となっ
ているもの、図５（ｂ）は、半導体チップと実装基板と
の間に樹脂が充填されているものを示している。
【図６】Ｋｎｅｅ電圧を本発明の縦型構造トランジスタ
と、従来の縦型構造トランジスタとで比較して示す図で
ある。
【図７】コンタクト抵抗、パワーゲイン、ボンディング
強度のコンタクト幅依存性を説明するための図である。
【図８】クラック発生率と水分侵入不良率の、絶縁層の
開口縁部からバンプ配置領域までの距離に対する依存性
を説明するための図である。
【図９】本発明の実施形態２による縦型構造トランジス
タの基本構成を説明するための平面図である。
【図１０】本発明の縦型構造トランジスタにおけるバン
プ電極の平面形状として、上記実施形態１，２で示した
略Ｈ形（図１０（ａ））とともに、その他の平面形状
（図１０（ｂ），（ｃ），（ｄ））を示す図である。
【符号の説明】
１０ 遮光マスク １０ａ 開口パターン １００，１０２ ＧａＡｓ半導体チップ １１５ 上層配線 １１５ａ 下層配線 １１６ バンプ電極 ２００ａ エミッタアップ型ＨＢＴ ２０１ 半絶縁性ＧａＡｓ基板 ２１１ サブコレクタ層 ２１１ａ フィンガー状コレクタ電極 ２１１ｂ コレクタ引出し電極 ２１２ コレクタ層 ２１３ ベース層 ２１３ａ フィンガー状ベース電極 ２１３ｂ ベース引出し電極 ２１４ エミッタフィンガー部 ２１４ａ エミッタ電極 ２１７ａ，２１７ｂ，２１７ｃ 層間絶縁膜 ２２０ａ，２２０ｂ 半導体装置 ２２１ ＡｌＮ基板

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 フィンガー状の素子真性動作部と対向す
    る領域から、該素子真性動作部の長手方向と直交する方
    向に広がるバンプ電極を有する縦型構造トランジスタで
    あって、 該バンプ電極は、該素子真性動作部の長手方向における
    幅が、該素子真性動作部に対向する部分以外の部分で
    は、該素子真性動作部に対向する部分に比べて大きいも
    のであり、 該バンプ電極のなす輪郭は、２７０°以上の内角を有し
    ない平面形状となっている縦型構造トランジスタ。
  2. 【請求項２】 請求項１記載の縦型構造トランジスタに
    おいて、 前記バンプ電極は、その幅が狭い中央部と、その両側に
    位置する、その幅が広い側部と、該中央部と側部との間
    に位置し、その幅が連続的に変化する部分とからなる展
    翅状の平面形状を有する縦型構造トランジスタ。
  3. 【請求項３】 請求項１記載の縦型構造トランジスタを
    製造する方法であって、 前記バンプ電極を形成する工程では、 フォトリソグラフィ法により、該バンプ電極の平面形状
    に対応するパターンを有する選択メッキ用マスクを形成
    する際、該バンプ電極に相当する露光パターンを、これ
    が被露光膜上でなす平面形状が２２５°を超える内角を
    有しないものとする縦型構造トランジスタの製造方法。
  4. 【請求項４】 コレクタ層上にベース層及びエミッタ層
    を順次積層してなるエミッタトップ型の縦型構造を有す
    るトランジスタであって、 該エミッタ層上に配置されたフィンガー状エミッタ電極
    と、 該コレクタ層上の、ベース層両側部分に、該フィンガー
    状エミッタ電極を挟むよう配置されたフィンガー状コレ
    クタ電極と、 該フィンガー状エミッタ電極に接続され、該エミッタ電
    極上の領域からエミッタ電極の長手方向と直交する方向
    に、該コレクタ電極を跨ぐよう延びるアーチ状引き出し
    電極とを備え、 該フィンガー状コレクタ電極は、その幅を５μｍ〜１０
    μｍとしたものである縦型構造トランジスタ。
  5. 【請求項５】 エミッタ層上にベース層及びコレクタ層
    を順次積層してなるコレクタトップ型の縦型構造を有す
    るトランジスタであって、 該コレクタ層上に配置されたフィンガー状コレクタ電極
    と、 該エミッタ層上の、ベース層両側部分に、該フィンガー
    状コレクタ電極を挟むよう配置されたフィンガー状エミ
    ッタ電極と、 該フィンガー状コレクタ電極に接続され、該コレクタ電
    極上の領域からコレクタ電極の長手方向と直交する方向
    に、該エミッタ電極を跨ぐよう延びるアーチ状引き出し
    電極とを備え、 該フィンガー状エミッタ電極は、その幅を５μｍ〜１０
    μｍとしたものである縦型構造トランジスタ。
  6. 【請求項６】 請求項１，２，４，５のいずれかに記載
    の縦型構造トランジスタを、電力増幅を行う増幅素子と
    して、半導体基板上にモノリシックに複数搭載してなる
    半導体装置。
  7. 【請求項７】 金あるいは、金を含む材料からなるバン
    プ電極を有する半導体チップを、該バンプ電極の塑性変
    形によって実装基板と接続してなる半導体装置であっ
    て、 該半導体チップは、該バンプ電極の配置部分に開口を形
    成した、該チップ表面の大部分を覆う絶縁体薄層を有す
    る構造となっており、 該絶縁体薄層の開口端と、該バンプ電極が配置される領
    域との間隔は、１．５μｍより小さい半導体装置。
  8. 【請求項８】 金あるいは、金を含む材料からなるバン
    プ電極を有する半導体チップを、該バンプ電極の塑性変
    形によって実装基板と接続してなる半導体装置であっ
    て、 該半導体チップは、該バンプ電極の配置部分、及び該バ
    ンプ電極の下側に存在する最上層配線の配置部分に開口
    を形成した、該チップ表面の大部分を覆う絶縁体薄層を
    有する構造となっており、 該バンプ電極が配置される領域と、これに沿って位置す
    る該絶縁体薄層の開口端との間隔は、１．５μｍより小
    さい半導体装置。
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