JP3381108B2 - デュアルゲート型電界効果トランジスタ - Google Patents
デュアルゲート型電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】この発明は、デュアルゲート型電
界効果トランジスタに関する。
界効果トランジスタに関する。
【０００２】
【従来の技術】図４は従来のデュアルゲート型電界効果
トランジスタ（以下「デュアルゲートＦＥＴ」とい
う。）の一例を示す。このデュアルゲートＦＥＴは保護
ダイオード内蔵型のものである。
トランジスタ（以下「デュアルゲートＦＥＴ」とい
う。）の一例を示す。このデュアルゲートＦＥＴは保護
ダイオード内蔵型のものである。
【０００３】図４に示すように、この従来のデュアルゲ
ートＦＥＴにおいては、図示省略した半絶縁性ＧａＡｓ
基板中にｎ型チャネル層１０１が設けられている。符号
１０２は第１のゲート電極、１０３は第２のゲート電極
を示す。この第１のゲート電極１０２は、ｎ型チャネル
層１０１上にあって実質的なゲート電極として機能する
動作部１０２ａ、配線部１０２ｂおよびパッド部１０２
ｃから成る。同様に、第２のゲート電極１０３は、ｎ型
チャネル層１０１上にあって実質的なゲート電極として
機能する動作部１０３ａ、配線部１０３ｂおよびパッド
部１０３ｃから成る。これらの第１のゲート電極１０２
の動作部１０２ａおよび第２のゲート電極１０３の動作
部１０３ａはそれぞれｎ型チャネル層１０１とショット
キー接触している。
ートＦＥＴにおいては、図示省略した半絶縁性ＧａＡｓ
基板中にｎ型チャネル層１０１が設けられている。符号
１０２は第１のゲート電極、１０３は第２のゲート電極
を示す。この第１のゲート電極１０２は、ｎ型チャネル
層１０１上にあって実質的なゲート電極として機能する
動作部１０２ａ、配線部１０２ｂおよびパッド部１０２
ｃから成る。同様に、第２のゲート電極１０３は、ｎ型
チャネル層１０１上にあって実質的なゲート電極として
機能する動作部１０３ａ、配線部１０３ｂおよびパッド
部１０３ｃから成る。これらの第１のゲート電極１０２
の動作部１０２ａおよび第２のゲート電極１０３の動作
部１０３ａはそれぞれｎ型チャネル層１０１とショット
キー接触している。
【０００４】符号１０４はソース電極、１０５はドレイ
ン電極を示す。これらのソース電極１０４およびドレイ
ン電極１０５はｎ型チャネル層１０１とオーミック接触
している。符号１０６はソース配線を示す。このソース
配線１０６は、図示省略した層間絶縁膜に形成されたコ
ンタクトホールＣを介してソース電極１０４と接続され
ている。ここで、このソース配線１０６は、図４におけ
る第１のゲート電極１０２のパッド部１０２ｃの左側の
一辺に隣接する部分を通ってソース電極１０４と接続す
ることも可能であるが、この場合にはその引き回しが多
くなり、チップサイズの増大につながるので、これを防
止するために、第１のゲート電極１０２の配線部１０２
ｂと交差して設けられ、コンタクトホールＣを介してソ
ース電極１０４と接続される。そして、この交差部にお
いては、ソース配線１０６が第１のゲート電極１０２の
配線部１０２ｂの上方を横切る構造となっている。
ン電極を示す。これらのソース電極１０４およびドレイ
ン電極１０５はｎ型チャネル層１０１とオーミック接触
している。符号１０６はソース配線を示す。このソース
配線１０６は、図示省略した層間絶縁膜に形成されたコ
ンタクトホールＣを介してソース電極１０４と接続され
ている。ここで、このソース配線１０６は、図４におけ
る第１のゲート電極１０２のパッド部１０２ｃの左側の
一辺に隣接する部分を通ってソース電極１０４と接続す
ることも可能であるが、この場合にはその引き回しが多
くなり、チップサイズの増大につながるので、これを防
止するために、第１のゲート電極１０２の配線部１０２
ｂと交差して設けられ、コンタクトホールＣを介してソ
ース電極１０４と接続される。そして、この交差部にお
いては、ソース配線１０６が第１のゲート電極１０２の
配線部１０２ｂの上方を横切る構造となっている。
【０００５】符号１０７、１０８、１０９、１１０はボ
ンディング用のパッドを示す。これらのパッド１０７、
１０８、１０９、１１０は、それぞれ第１のゲート電極
１０２、第２のゲート電極１０３、ソース電極１０４お
よびドレイン電極１０５の上に設けられている。
ンディング用のパッドを示す。これらのパッド１０７、
１０８、１０９、１１０は、それぞれ第１のゲート電極
１０２、第２のゲート電極１０３、ソース電極１０４お
よびドレイン電極１０５の上に設けられている。
【０００６】第１のゲート電極１０２のパッド部１０２
ｃの図４中上側の一辺の近傍にはｎ型領域１１１、ｐ型
領域１１２およびｎ型領域１１３が順次隣接して設けら
れ、ｐ型領域１１２およびｎ型領域１１１により一つの
ｐｎ接合ダイオードが構成され、ｐ型領域１１２および
ｎ型領域１１３によりこのｐｎ接合ダイオードと逆方向
のもう一つのｐｎ接合ダイオードが構成されている。そ
して、ｎ型領域１１１に第１のゲート電極１０２のパッ
ド部１０２ｃがオーミック接触し、ｎ型領域１１３にソ
ース配線１０６がオーミック接触している。これらのｐ
ｎ接合ダイオードにより、第１のゲート電極１０２とソ
ース電極１０４との間の保護ダイオードが構成されてい
る。同様に、第２のゲート電極１０３のパッド部１０３
ｃの図４中上側の一辺の近傍にｎ型領域１１４、ｐ型領
域１１５およびｎ型領域１１６が順次隣接して設けら
れ、ｐ型領域１１５およびｎ型領域１１４により一つの
ｐｎ接合ダイオードが構成され、ｐ型領域１１５および
ｎ型領域１１６によりこのｐｎ接合ダイオードと逆方向
のもう一つのｐｎ接合ダイオードが構成されている。そ
して、ｎ型領域１１４に第２のゲート電極１０３のパッ
ド部１０３ｃがオーミック接触し、ｎ型領域１１６にソ
ース配線１０６がオーミック接触している。これらのｐ
ｎ接合ダイオードにより、第２のゲート電極１０３とソ
ース電極１０４との間の保護ダイオードが構成されてい
る。
ｃの図４中上側の一辺の近傍にはｎ型領域１１１、ｐ型
領域１１２およびｎ型領域１１３が順次隣接して設けら
れ、ｐ型領域１１２およびｎ型領域１１１により一つの
ｐｎ接合ダイオードが構成され、ｐ型領域１１２および
ｎ型領域１１３によりこのｐｎ接合ダイオードと逆方向
のもう一つのｐｎ接合ダイオードが構成されている。そ
して、ｎ型領域１１１に第１のゲート電極１０２のパッ
ド部１０２ｃがオーミック接触し、ｎ型領域１１３にソ
ース配線１０６がオーミック接触している。これらのｐ
ｎ接合ダイオードにより、第１のゲート電極１０２とソ
ース電極１０４との間の保護ダイオードが構成されてい
る。同様に、第２のゲート電極１０３のパッド部１０３
ｃの図４中上側の一辺の近傍にｎ型領域１１４、ｐ型領
域１１５およびｎ型領域１１６が順次隣接して設けら
れ、ｐ型領域１１５およびｎ型領域１１４により一つの
ｐｎ接合ダイオードが構成され、ｐ型領域１１５および
ｎ型領域１１６によりこのｐｎ接合ダイオードと逆方向
のもう一つのｐｎ接合ダイオードが構成されている。そ
して、ｎ型領域１１４に第２のゲート電極１０３のパッ
ド部１０３ｃがオーミック接触し、ｎ型領域１１６にソ
ース配線１０６がオーミック接触している。これらのｐ
ｎ接合ダイオードにより、第２のゲート電極１０３とソ
ース電極１０４との間の保護ダイオードが構成されてい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来のデュアルゲートＦＥＴにおいては、電極や配線な
どの形成のために最低でも、第１のゲート電極１０２お
よび第２のゲート電極１０３用のゲート電極材料とソー
ス電極１０４およびドレイン電極１０５用のオーミック
電極材料とソース配線１０６およびパッド１０７、１０
８、１０９、１１０用の材料との三種類の材料が必要で
あり、従ってその製造には電極や配線などの形成だけで
もこれらの三種類の材料の加工が必要である。このた
め、この従来のデュアルゲートＦＥＴは、製造工程が多
く、製造コストが高いという問題があった。
従来のデュアルゲートＦＥＴにおいては、電極や配線な
どの形成のために最低でも、第１のゲート電極１０２お
よび第２のゲート電極１０３用のゲート電極材料とソー
ス電極１０４およびドレイン電極１０５用のオーミック
電極材料とソース配線１０６およびパッド１０７、１０
８、１０９、１１０用の材料との三種類の材料が必要で
あり、従ってその製造には電極や配線などの形成だけで
もこれらの三種類の材料の加工が必要である。このた
め、この従来のデュアルゲートＦＥＴは、製造工程が多
く、製造コストが高いという問題があった。
【０００８】この問題は、図５に示すように、第１のゲ
ート電極１０２がくし型ゲート電極であり、第１のゲー
ト電極１０２とソース配線１０６とが互いに交差して配
置される従来のデュアルゲートＦＥＴの他の例において
も、同様に存在する。なお、図５において、Ｃ1 、Ｃ2
は図示省略した層間絶縁膜に形成されたコンタクトホー
ルを示し、これらのコンタクトホールＣ1 、Ｃ2 を介し
てソース配線１０６がソース電極１０４と接続されてい
る。また、このデュアルゲートＦＥＴは保護ダイオード
を内蔵しないものである。
ート電極１０２がくし型ゲート電極であり、第１のゲー
ト電極１０２とソース配線１０６とが互いに交差して配
置される従来のデュアルゲートＦＥＴの他の例において
も、同様に存在する。なお、図５において、Ｃ1 、Ｃ2
は図示省略した層間絶縁膜に形成されたコンタクトホー
ルを示し、これらのコンタクトホールＣ1 、Ｃ2 を介し
てソース配線１０６がソース電極１０４と接続されてい
る。また、このデュアルゲートＦＥＴは保護ダイオード
を内蔵しないものである。
【０００９】従って、この発明の目的は、製造コストが
安価なデュアルゲート型電界効果トランジスタを提供す
ることにある。
安価なデュアルゲート型電界効果トランジスタを提供す
ることにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、第１のゲート電極および第２のゲート
電極を有するデュアルゲート型電界効果トランジスタに
おいて、ソース電極およびドレイン電極が同一のオーミ
ック電極材料により同時に形成され、 ソース電極はチャ
ネル層の外側に延在する配線部を有し、この配線部はソ
ース配線と接続され、かつこの配線部の上方をゲート配
線が横切り、 ソース配線およびゲート配線は第１のゲー
ト電極および第２のゲート電極とともに同一のゲート電
極材料により同時に形成されたことを特徴とするもので
ある。
に、この発明は、第１のゲート電極および第２のゲート
電極を有するデュアルゲート型電界効果トランジスタに
おいて、ソース電極およびドレイン電極が同一のオーミ
ック電極材料により同時に形成され、 ソース電極はチャ
ネル層の外側に延在する配線部を有し、この配線部はソ
ース配線と接続され、かつこの配線部の上方をゲート配
線が横切り、 ソース配線およびゲート配線は第１のゲー
ト電極および第２のゲート電極とともに同一のゲート電
極材料により同時に形成されたことを特徴とするもので
ある。
【００１１】この発明において、典型的には、ゲート配
線は、第１のゲート電極のゲート配線である。
線は、第１のゲート電極のゲート配線である。
【００１２】この発明の一実施形態においては、ゲート
配線は、第１のゲート電極および第２のゲート電極とと
もに同一のゲート電極材料により同時に形成されたもの
である。
配線は、第１のゲート電極および第２のゲート電極とと
もに同一のゲート電極材料により同時に形成されたもの
である。
【００１３】この発明の他の一実施形態において、第１
のゲート電極、第２のゲート電極、ソース電極用のボン
ディングパッドおよびドレイン電極用のボンディングパ
ッドは、同一のゲート電極材料により同時に形成された
ものである。
のゲート電極、第２のゲート電極、ソース電極用のボン
ディングパッドおよびドレイン電極用のボンディングパ
ッドは、同一のゲート電極材料により同時に形成された
ものである。
【００１４】この発明の好適な一実施形態においては、
オーミック電極材料は順次積層されたＡｕＧｅ膜とＮｉ
膜とＡｕ膜とから成る多層構造を有し、Ａｕ膜の膜厚は
１００ｎｍ以上である。
オーミック電極材料は順次積層されたＡｕＧｅ膜とＮｉ
膜とＡｕ膜とから成る多層構造を有し、Ａｕ膜の膜厚は
１００ｎｍ以上である。
【００１５】この発明において、デュアルゲート型電界
効果トランジスタは、典型的には金属−半導体電界効果
トランジスタ（ＭＥＳＦＥＴ）であるが、そのほかに例
えば接合型電界効果トランジスタ（ＪＦＥＴ）であって
もよい。
効果トランジスタは、典型的には金属−半導体電界効果
トランジスタ（ＭＥＳＦＥＴ）であるが、そのほかに例
えば接合型電界効果トランジスタ（ＪＦＥＴ）であって
もよい。
【００１６】
【作用】上述のように構成されたこの発明によるデュア
ルゲート型電界効果トランジスタによれば、ソース電極
およびドレイン電極を同一のオーミック電極材料により
同時に形成し、第１のゲート電極、第２のゲート電極、
ソース配線およびゲート配線を同一のゲート電極材料に
より同時に形成するので、電極や配線などの形成のため
に最低でも、第１のゲート電極および第２のゲート電極
用のゲート電極材料とソース電極およびドレイン電極用
のオーミック電極材料とソース配線およびパッド用の材
料との三種類の材料が必要であった上述の従来のデュア
ルゲート型電界効果トランジスタに比べて、電極や配線
などの形成のために必要な材料が一種類減り、その分だ
け電極や配線などの加工の工程も減る。このため、その
分だけ製造工程を簡略化することができ、製造コストの
低減を図ることができる。
ルゲート型電界効果トランジスタによれば、ソース電極
およびドレイン電極を同一のオーミック電極材料により
同時に形成し、第１のゲート電極、第２のゲート電極、
ソース配線およびゲート配線を同一のゲート電極材料に
より同時に形成するので、電極や配線などの形成のため
に最低でも、第１のゲート電極および第２のゲート電極
用のゲート電極材料とソース電極およびドレイン電極用
のオーミック電極材料とソース配線およびパッド用の材
料との三種類の材料が必要であった上述の従来のデュア
ルゲート型電界効果トランジスタに比べて、電極や配線
などの形成のために必要な材料が一種類減り、その分だ
け電極や配線などの加工の工程も減る。このため、その
分だけ製造工程を簡略化することができ、製造コストの
低減を図ることができる。
【００１７】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１、図２および図３はこの発明
の一実施例によるデュアルゲートＦＥＴを示す。ここ
で、図１はこのデュアルゲートＦＥＴの平面図、図２は
図１のＩＩ−ＩＩ線に沿っての拡大断面図、図３は図１
のＩＩＩ−ＩＩＩ線に沿っての拡大断面図である。この
デュアルゲートＦＥＴは保護ダイオード内蔵型のもので
ある。
照しながら説明する。図１、図２および図３はこの発明
の一実施例によるデュアルゲートＦＥＴを示す。ここ
で、図１はこのデュアルゲートＦＥＴの平面図、図２は
図１のＩＩ−ＩＩ線に沿っての拡大断面図、図３は図１
のＩＩＩ−ＩＩＩ線に沿っての拡大断面図である。この
デュアルゲートＦＥＴは保護ダイオード内蔵型のもので
ある。
【００１８】図１、図２および図３に示すように、この
実施例によるデュアルゲートＦＥＴにおいては、半絶縁
性ＧａＡｓ基板１中にｎ型チャネル層２が設けられてい
る。符号３は第１のゲート電極、４は第２のゲート電極
を示す。これらの第１のゲート電極３および第２のゲー
ト電極４は同一のゲート電極材料によって形成されてい
る。この第１のゲート電極３は、ｎ型チャネル層２上に
あって実質的なゲート電極として機能する動作部３ａ、
配線部３ｂおよびパッド部３ｃから成る。同様に、第２
のゲート電極４は、ｎ型チャネル層２上にあって実質的
なゲート電極として機能する動作部４ａ、配線部４ｂお
よびパッド部４ｃから成る。これらの第１のゲート電極
３の動作部３ａおよび第２のゲート電極４の動作部４ａ
は、それぞれ後述の層間絶縁膜８に形成されたコンタク
トホール８ａ、８ｂを介してｎ型チャネル層２とショッ
トキー接触している。
実施例によるデュアルゲートＦＥＴにおいては、半絶縁
性ＧａＡｓ基板１中にｎ型チャネル層２が設けられてい
る。符号３は第１のゲート電極、４は第２のゲート電極
を示す。これらの第１のゲート電極３および第２のゲー
ト電極４は同一のゲート電極材料によって形成されてい
る。この第１のゲート電極３は、ｎ型チャネル層２上に
あって実質的なゲート電極として機能する動作部３ａ、
配線部３ｂおよびパッド部３ｃから成る。同様に、第２
のゲート電極４は、ｎ型チャネル層２上にあって実質的
なゲート電極として機能する動作部４ａ、配線部４ｂお
よびパッド部４ｃから成る。これらの第１のゲート電極
３の動作部３ａおよび第２のゲート電極４の動作部４ａ
は、それぞれ後述の層間絶縁膜８に形成されたコンタク
トホール８ａ、８ｂを介してｎ型チャネル層２とショッ
トキー接触している。
【００１９】符号５はソース電極、６はドレイン電極を
示す。これらのソース電極５およびドレイン電極６は同
一のオーミック電極材料によって形成されている。ま
た、これらのソース電極５およびドレイン電極６はｎ型
チャネル層２とオーミック接触している。ここで、ソー
ス電極５は、ｎ型チャネル層２の外側に半絶縁性ＧａＡ
ｓ基板１上を延在する配線部５ａを有する。第１のゲー
ト電極３の配線部３ｂは、このソース電極５の配線部５
ａの上方を横切るようにして、この配線部５ａと交差し
て設けられている。符号７はソース配線を示す。このソ
ース配線７は、例えば窒化シリコン（ＳｉＮx ）膜や二
酸化シリコン（ＳｉＯ2 ）膜のような層間絶縁膜８に形
成されたコンタクトホール８ｃを介してソース電極５の
配線部５ａと接続されている。このソース配線７は、第
１のゲート電極３および第２のゲート電極４と同一のゲ
ート電極材料により形成されている。
示す。これらのソース電極５およびドレイン電極６は同
一のオーミック電極材料によって形成されている。ま
た、これらのソース電極５およびドレイン電極６はｎ型
チャネル層２とオーミック接触している。ここで、ソー
ス電極５は、ｎ型チャネル層２の外側に半絶縁性ＧａＡ
ｓ基板１上を延在する配線部５ａを有する。第１のゲー
ト電極３の配線部３ｂは、このソース電極５の配線部５
ａの上方を横切るようにして、この配線部５ａと交差し
て設けられている。符号７はソース配線を示す。このソ
ース配線７は、例えば窒化シリコン（ＳｉＮx ）膜や二
酸化シリコン（ＳｉＯ2 ）膜のような層間絶縁膜８に形
成されたコンタクトホール８ｃを介してソース電極５の
配線部５ａと接続されている。このソース配線７は、第
１のゲート電極３および第２のゲート電極４と同一のゲ
ート電極材料により形成されている。
【００２０】符号９、１０はボンディング用のパッドを
示す。これらのパッド９、１０は、それぞれソース電極
５およびドレイン電極６の上に設けられている。これら
のパッド９、１０は、第１のゲート電極３および第２の
ゲート電極４と同一のゲート電極材料により形成されて
いる。
示す。これらのパッド９、１０は、それぞれソース電極
５およびドレイン電極６の上に設けられている。これら
のパッド９、１０は、第１のゲート電極３および第２の
ゲート電極４と同一のゲート電極材料により形成されて
いる。
【００２１】この場合、第１のゲート電極３の配線部３
ｂとソース電極５の配線部５ａとの交差部の近傍の長さ
Ｌの部分においては、この配線部５ａの上にパッド９も
ソース配線７も設けられていない。言い換えれば、この
長さＬの部分における第１のゲート電極３の配線部３ｂ
の下側の部分は、オーミック電極材料により形成された
ソース電極５の配線部５ａだけで形成されている。ここ
で、この長さＬは、典型的には１５μｍ程度である。
ｂとソース電極５の配線部５ａとの交差部の近傍の長さ
Ｌの部分においては、この配線部５ａの上にパッド９も
ソース配線７も設けられていない。言い換えれば、この
長さＬの部分における第１のゲート電極３の配線部３ｂ
の下側の部分は、オーミック電極材料により形成された
ソース電極５の配線部５ａだけで形成されている。ここ
で、この長さＬは、典型的には１５μｍ程度である。
【００２２】第１のゲート電極３のパッド部３ｃの図１
中上側の一辺の近傍には、ｎ型領域１１、ｐ型領域１２
およびｎ型領域１３が順次隣接して設けられ、ｐ型領域
１２およびｎ型領域１１により一つのｐｎ接合ダイオー
ドが構成され、ｐ型領域１２およびｎ型領域１３により
このｐｎ接合ダイオードと逆方向のもう一つのｐｎ接合
ダイオードが構成されている。そして、ｎ型領域１１に
第１のゲート電極３のパッド部３ｃがオーミック接触
し、ｎ型領域１３にソース配線７がオーミック接触して
いる。これらのｐｎ接合ダイオードにより、第１のゲー
ト電極３とソース電極５との間の保護ダイオードが構成
されている。同様に、第２のゲート電極４のパッド部４
ｃの図１中上側の一辺の近傍にｎ型領域１４、ｐ型領域
１５およびｎ型領域１６が順次隣接して設けられ、ｐ型
領域１５およびｎ型領域１４により一つのｐｎ接合ダイ
オードが構成され、ｐ型領域１５およびｎ型領域１６に
よりこのｐｎ接合ダイオードと逆方向のもう一つのｐｎ
接合ダイオードが構成されている。そして、ｎ型領域１
４に第２のゲート電極４のパッド部４ｃがオーミック接
触し、ｎ型領域１６にソース配線７がオーミック接触し
ている。これらのｐｎ接合ダイオードにより、第２のゲ
ート電極４とソース電極５との間の保護ダイオードが構
成されている。
中上側の一辺の近傍には、ｎ型領域１１、ｐ型領域１２
およびｎ型領域１３が順次隣接して設けられ、ｐ型領域
１２およびｎ型領域１１により一つのｐｎ接合ダイオー
ドが構成され、ｐ型領域１２およびｎ型領域１３により
このｐｎ接合ダイオードと逆方向のもう一つのｐｎ接合
ダイオードが構成されている。そして、ｎ型領域１１に
第１のゲート電極３のパッド部３ｃがオーミック接触
し、ｎ型領域１３にソース配線７がオーミック接触して
いる。これらのｐｎ接合ダイオードにより、第１のゲー
ト電極３とソース電極５との間の保護ダイオードが構成
されている。同様に、第２のゲート電極４のパッド部４
ｃの図１中上側の一辺の近傍にｎ型領域１４、ｐ型領域
１５およびｎ型領域１６が順次隣接して設けられ、ｐ型
領域１５およびｎ型領域１４により一つのｐｎ接合ダイ
オードが構成され、ｐ型領域１５およびｎ型領域１６に
よりこのｐｎ接合ダイオードと逆方向のもう一つのｐｎ
接合ダイオードが構成されている。そして、ｎ型領域１
４に第２のゲート電極４のパッド部４ｃがオーミック接
触し、ｎ型領域１６にソース配線７がオーミック接触し
ている。これらのｐｎ接合ダイオードにより、第２のゲ
ート電極４とソース電極５との間の保護ダイオードが構
成されている。
【００２３】符号１７は、例えばＳｉＮx 膜やＳｉＯ2
膜のようなパッシベーション膜を示す。このパッシベー
ション膜１７のうち、第１のゲート電極３のパッド部３
ｃ、第２のゲート電極４のパッド部４ｃ、ソース電極５
およびドレイン電極６に対するボンディング部に対応す
る部分は開口されている。
膜のようなパッシベーション膜を示す。このパッシベー
ション膜１７のうち、第１のゲート電極３のパッド部３
ｃ、第２のゲート電極４のパッド部４ｃ、ソース電極５
およびドレイン電極６に対するボンディング部に対応す
る部分は開口されている。
【００２４】この実施例においては、ソース電極５およ
びドレイン電極６用のオーミック電極材料として例えば
ＡｕＧｅ／Ｎｉ／Ａｕを用いる。オーミック電極材料と
してこのＡｕＧｅ／Ｎｉ／Ａｕを用いる場合、ソース電
極５の配線部５ａのうち、第１のゲート電極３の配線部
３ｂと交差する部分の近傍の、オーミック電極材料だけ
で形成されている部分の長さＬは上述のように１５μｍ
程度と短いので、この部分による配線抵抗の増加はあま
り大きくないが、この部分による配線抵抗の増加を小さ
くする観点からは、このＡｕＧｅ／Ｎｉ／Ａｕから成る
オーミック電極材料の最上層のＡｕ膜の膜厚を１００ｎ
ｍ以上とするのが好ましい。このようにオーミック電極
材料としてＡｕＧｅ／Ｎｉ／Ａｕを用いることにより、
ソース電極５およびドレイン電極６とｎ型チャネル層２
とのオーミック接触をとるために後に行われる合金化処
理（熱処理）によって合金化が生じても、ＧａＡｓに対
するＡｕの合金化率が小さいことにより最上層のＡｕ膜
が残されて配線抵抗の低減に寄与し、この配線抵抗の低
減は最上層のＡｕ膜の膜厚が大きいほど大きくなる。こ
のＡｕＧｅ／Ｎｉ／Ａｕの膜厚の一例を挙げると、Ａｕ
Ｇｅ膜は１６０ｎｍ、Ｎｉ膜は４５ｎｍ、Ａｕ膜は２０
０ｎｍである。
びドレイン電極６用のオーミック電極材料として例えば
ＡｕＧｅ／Ｎｉ／Ａｕを用いる。オーミック電極材料と
してこのＡｕＧｅ／Ｎｉ／Ａｕを用いる場合、ソース電
極５の配線部５ａのうち、第１のゲート電極３の配線部
３ｂと交差する部分の近傍の、オーミック電極材料だけ
で形成されている部分の長さＬは上述のように１５μｍ
程度と短いので、この部分による配線抵抗の増加はあま
り大きくないが、この部分による配線抵抗の増加を小さ
くする観点からは、このＡｕＧｅ／Ｎｉ／Ａｕから成る
オーミック電極材料の最上層のＡｕ膜の膜厚を１００ｎ
ｍ以上とするのが好ましい。このようにオーミック電極
材料としてＡｕＧｅ／Ｎｉ／Ａｕを用いることにより、
ソース電極５およびドレイン電極６とｎ型チャネル層２
とのオーミック接触をとるために後に行われる合金化処
理（熱処理）によって合金化が生じても、ＧａＡｓに対
するＡｕの合金化率が小さいことにより最上層のＡｕ膜
が残されて配線抵抗の低減に寄与し、この配線抵抗の低
減は最上層のＡｕ膜の膜厚が大きいほど大きくなる。こ
のＡｕＧｅ／Ｎｉ／Ａｕの膜厚の一例を挙げると、Ａｕ
Ｇｅ膜は１６０ｎｍ、Ｎｉ膜は４５ｎｍ、Ａｕ膜は２０
０ｎｍである。
【００２５】一方、第１のゲート電極３および第２のゲ
ート電極４形成用のゲート電極材料としては、ソース電
極５上のパッド９、ドレイン電極６上のパッド１０およ
びソース配線７もこのゲート電極材料により形成される
ため、ＦＥＴのゲート特性を満足し、かつボンディング
も良好に行うことができるものが用いられ、具体的に
は、例えばＴｉ／Ｐｔ／Ａｕのような多層構造の材料が
用いられる。このＴｉ／Ｐｔ／Ａｕの膜厚の一例を挙げ
ると、Ｔｉ膜の膜厚は１００ｎｍ、Ｐｔ膜の膜厚は１０
０ｎｍ、Ａｕ膜の膜厚は４００ｎｍである。
ート電極４形成用のゲート電極材料としては、ソース電
極５上のパッド９、ドレイン電極６上のパッド１０およ
びソース配線７もこのゲート電極材料により形成される
ため、ＦＥＴのゲート特性を満足し、かつボンディング
も良好に行うことができるものが用いられ、具体的に
は、例えばＴｉ／Ｐｔ／Ａｕのような多層構造の材料が
用いられる。このＴｉ／Ｐｔ／Ａｕの膜厚の一例を挙げ
ると、Ｔｉ膜の膜厚は１００ｎｍ、Ｐｔ膜の膜厚は１０
０ｎｍ、Ａｕ膜の膜厚は４００ｎｍである。
【００２６】以上のように、この実施例によれば、第１
のゲート電極３、第２のゲート電極４、ソース電極５上
のパッド９、ドレイン電極６上のパッド１０およびソー
ス配線７は、いずれも同一のゲート電極材料により形成
されている。このため、この実施例においては、電極や
配線などの形成に必要な材料は、ソース電極５およびド
レイン電極６用のオーミック電極材料と第１のゲート電
極３、第２のゲート電極４、パッド９、パッド１０およ
びソース配線７用の材料との二種類だけとなり、すでに
述べた従来のデュアルゲートＦＥＴに比べて一種類少な
い。このため、これらの電極や配線などの形成用の材料
の加工の工程も一回分少なくなり、その分だけ製造工程
の簡略化を図ることができる。これによって、デュアル
ゲートＦＥＴの製造コストの低減を図ることができる。
のゲート電極３、第２のゲート電極４、ソース電極５上
のパッド９、ドレイン電極６上のパッド１０およびソー
ス配線７は、いずれも同一のゲート電極材料により形成
されている。このため、この実施例においては、電極や
配線などの形成に必要な材料は、ソース電極５およびド
レイン電極６用のオーミック電極材料と第１のゲート電
極３、第２のゲート電極４、パッド９、パッド１０およ
びソース配線７用の材料との二種類だけとなり、すでに
述べた従来のデュアルゲートＦＥＴに比べて一種類少な
い。このため、これらの電極や配線などの形成用の材料
の加工の工程も一回分少なくなり、その分だけ製造工程
の簡略化を図ることができる。これによって、デュアル
ゲートＦＥＴの製造コストの低減を図ることができる。
【００２７】以上、この発明の一実施例について具体的
に説明したが、この発明は、上述の実施例に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。
に説明したが、この発明は、上述の実施例に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。
【００２８】例えば、この発明は、図５に示すような、
第１のゲート電極がくし型ゲート電極であるデュアルゲ
ートＦＥＴにおいて、各ユニットに分割されて設けられ
るソース電極間を連結するソース配線にも、同様に適用
することが可能である。
第１のゲート電極がくし型ゲート電極であるデュアルゲ
ートＦＥＴにおいて、各ユニットに分割されて設けられ
るソース電極間を連結するソース配線にも、同様に適用
することが可能である。
【００２９】また、上述の一実施例によるデュアルゲー
トＦＥＴはＭＥＳＦＥＴであるが、この発明は、ＪＦＥ
ＴによるデュアルゲートＦＥＴにも同様に適用すること
が可能である。
トＦＥＴはＭＥＳＦＥＴであるが、この発明は、ＪＦＥ
ＴによるデュアルゲートＦＥＴにも同様に適用すること
が可能である。
【００３０】さらに、上述の一実施例においては、ｎ−
ｐ−ｎ構造の保護ダイオードを用いているが、保護ダイ
オードとしてはｐ−ｎ−ｐ構造のものを用いてもよい。
ｐ−ｎ構造の保護ダイオードを用いているが、保護ダイ
オードとしてはｐ−ｎ−ｐ構造のものを用いてもよい。
【００３１】なお、この発明と同一の技術的思想は、単
一のゲート電極を有するＦＥＴに適用することも可能で
ある。
一のゲート電極を有するＦＥＴに適用することも可能で
ある。
【００３２】
【発明の効果】以上説明したように、この発明によるデ
ュアルゲート型電界効果トランジスタによれば、電極や
配線などの形成に必要な材料が二種類で済み、このため
従来に比べて製造コストを安価にすることができる。
ュアルゲート型電界効果トランジスタによれば、電極や
配線などの形成に必要な材料が二種類で済み、このため
従来に比べて製造コストを安価にすることができる。
【図１】この発明の一実施例によるデュアルゲートＦＥ
Ｔの平面図である。
Ｔの平面図である。
【図２】図１のＩＩ−ＩＩ線に沿っての拡大断面図であ
る。
る。
【図３】図１のＩＩＩ−ＩＩＩ線に沿っての拡大断面図
である。
である。
【図４】従来のデュアルゲートＦＥＴの一例の平面図で
ある。
ある。
【図５】従来のデュアルゲートＦＥＴの他の一例の平面
図である。
図である。
【符号の説明】
１ 半絶縁性ＧａＡｓ基板
２ ｎ型チャネル層
３ 第１のゲート電極
３ａ 動作部
３ｂ 配線部
３ｃ パッド部
４ 第２のゲート電極
４ａ 動作部
４ｂ 配線部
４ｃ パッド部
５ ソース電極
５ａ 配線部
６ ドレイン電極
７ ソース配線
９、１０ パッド
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/80
H01L 29/812
H01L 21/336
Claims (3)
- 【請求項１】 第１のゲート電極および第２のゲート電
極を有するデュアルゲート型電界効果トランジスタにお
いて、ソース電極およびドレイン電極が同一のオーミック電極
材料により同時に形成され、 上記ソース電極はチャネル層の外側に延在する配線部を
有し、この配線部はソース配線と接続され、かつこの配
線部の上方をゲート配線が横切り、 上記ソース配線および上記ゲート配線は上記第１のゲー
ト電極および上記第２のゲート電極とともに同一のゲー
ト電極材料により同時に形成された ことを特徴とするデ
ュアルゲート型電界効果トランジスタ。 - 【請求項２】 上記ゲート配線は上記第１のゲート電極
のゲート配線であることを特徴とする請求項１記載のデ
ュアルゲート型電界効果トランジスタ。 - 【請求項３】 上記第１のゲート電極、上記第２のゲー
ト電極、上記ゲート配線、上記ソース配線、ソース電極
用のボンディングパッドおよびドレイン電極用のボンデ
ィングパッドは同一のゲート電極材料により同時に形成
されたものであることを特徴とする請求項１記載のデュ
アルゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31550594A JP3381108B2 (ja) | 1994-11-25 | 1994-11-25 | デュアルゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31550594A JP3381108B2 (ja) | 1994-11-25 | 1994-11-25 | デュアルゲート型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153881A JPH08153881A (ja) | 1996-06-11 |
| JP3381108B2 true JP3381108B2 (ja) | 2003-02-24 |
Family
ID=18066169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31550594A Expired - Fee Related JP3381108B2 (ja) | 1994-11-25 | 1994-11-25 | デュアルゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3381108B2 (ja) |
-
1994
- 1994-11-25 JP JP31550594A patent/JP3381108B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08153881A (ja) | 1996-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |