JPH11176844A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 電界効果型の半導体装置において、ソース電
極とドレイン電極間の距離を小さく保ったままで、ソー
ス電極及びドレイン電極間の容量を小さくする。 【解決手段】 ＧａＡｓ基板２表面の活性層領域３の上
の、ゲート電極６を挟む位置に、ソース電極４の下層金
属層４ａとドレイン電極５の下層金属層５ａをオーミッ
ク接合させる。ついで、下層金属層４ａ，５ａの上に電
極引出し側で幅が広く、先端側で幅が狭くなった三角形
状の各上層金属層４ｂ，５ｂを形成する。この上層金属
層４ｂと５ｂの間の距離は、下層金属層４ａと５ａの間
の距離よりも大きくなっているので、ソース及びドレイ
ン電極４，５間の寄生容量が小さくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微細な電極構造を
有する電界効果型の半導体装置に関する。

【０００２】

【従来の技術】ＧａＡｓを用いた従来の電界効果トラン
ジスタ（ＧａＡｓ−ＭＥＳＦＥＴ）は、図３に示すよう
に、半絶縁性ＧａＡｓ基板２に形成された活性層領域３
の上に、当該活性層領域３とオーミック接合するソース
電極４及びドレイン電極５が形成されるとともに、活性
層領域３とショットキー接合する細線状のゲート電極６
が形成されている。

【０００３】このようなＧａＡｓ−ＭＥＳＦＥＴ１の構
造を製造方法に従って説明する。ソース電極４及びドレ
イン電極５（オーミック電極）の形成領域においては、
図１（ａ）（ｂ）に示すように、約４０００Å以下の膜
厚の下層金属層４ａ，５ａが活性層領域３の上に形成さ
れる。この下層金属層４ａ，５ａはＡｕＧｅ／Ｎｉ／Ａ
ｕ等の積層構造を有している。

【０００４】ゲート電極６（ショットキー電極）は、ソ
ース電極４の下層金属層４ａとドレイン電極５の下層金
属層５ａの中間において、Ｔｉ／Ｐｔ／Ａｕ等の積層金
属層により約７０００Å以下の膜厚に形成される。

【０００５】ついで、ソース及びドレイン電極４，５の
電流引出しのため、もしくは所望の電流容量を得るた
め、図２（ａ）（ｂ）に示すように、下層金属層４ａ，
５ａの上には、下層金属層４ａ，５ａと同じ形状で上層
金属層４ｂ，５ｂが厚く形成され、ソース及びドレイン
電極４，５はそれぞれ下層金属層４ａ，５ａと上層金属
層４ｂ，５ｂとの２層構造となる。上層金属層４ｂ，５
ｂとしては、約１５０００Å以下の蒸着金属層や、約４
００００Å以下のメッキ金属層、もしくは、これらの積
層構造が用いられる。一般的には、蒸着金属層ではＴｉ
／Ｐｔ／Ａｕ等の積層構造や、メッキ金属層ではＡｕメ
ッキ層が用いられる。

【０００６】さらに、ＧａＡｓ基板２の上には、図２
（ａ）のように、ソース及びドレイン電極４，５に導通
した各電極引出し部７，８と、各電極４〜６に導通した
各パッド部１０，１１，１２が形成される。

【０００７】これらの電極４〜６やパッド部１０〜１２
等が形成された後、図３（ａ）（ｂ）に示すように、Ｇ
ａＡｓ基板２の上には、ＣＶＤ法によってＳｉＮx膜や
ＳｉＯＮ膜等からなる素子保護用の絶縁膜１３が形成さ
れ、パッド部１０〜１２で絶縁膜１３を除去して窓１４
〜１６を開口し、各窓１４〜１６からパッド部１０〜１
２を露出させることによりＭＥＳＦＥＴ１が作製され
る。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
ような構造の半導体装置にあっては、集積回路の高密度
集積化が進み、素子面積が次第に小さくなると、ソース
電極とドレイン電極間の距離が次第に小さくなる。この
距離が小さくなると、両電極間の寄生容量が大きくなる
ため、ローノイズ動作もしくはスイッチング動作に不利
となり、素子特性が低下する。特に、モールド樹脂など
の比誘電率が高い材質のものに封入された場合には、両
電極間の寄生容量が大きくなり、大きな問題となってい
た。

【０００９】一方、寄生容量を小さくするため、ソース
電極とドレイン電極の距離を大きく取ると、素子面積が
大きくなって集積回路の高密度集積化の妨げになるばか
りでなく、ソース電極とドレイン電極の間の抵抗が増大
するという問題がある。

【００１０】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、上記従来例
のトレードオフを解決し、ソース電極とドレイン電極間
の距離を小さく保ったままで、ソース電極及びドレイン
電極間の容量を小さくすることができる半導体装置を提
供することにある。

【００１１】

【発明の開示】請求項１に記載の半導体装置は、半導体
基板上で、ソース電極及びドレイン電極間にゲート電極
を形成された電界効果型の半導体装置において、ソース
電極及びドレイン電極は、半導体基板にオーミック接合
するための下層金属層と電流容量を得るための上層金属
層とから構成され、ゲート電極を隔てて対向するソース
電極とドレイン電極の両上層金属層の間の距離が両下層
金属層の間の距離よりも大きくなっていることを特徴と
している。

【００１２】請求項１の半導体装置にあっては、ソース
及びドレイン電極において、下層金属層に比べて大きな
厚みを有している上層金属層間の距離を下層金属層間の
距離よりも大きくしているので、素子面積の小さな半導
体装置においても、対向するソース電極及びドレイン電
極間の寄生容量を小さくすることができる。従って、半
導体装置のローノイズ動作もしくはスイッチング動作を
良好にすることができ、素子の高周波特性を改善するこ
とができる。

【００１３】一方、ソース電極及びドレイン電極の各下
層金属層をできるだけ接近させて形成することにより半
導体装置の素子面積を小さくできるとともに、ソース電
極及びドレイン電極間のシート抵抗が大きくなるのを回
避している。

【００１４】また、ソース電極及びドレイン電極の上層
金属層の間の距離を大きくするためには、請求項２に記
載しているように、少なくとも一方の上層金属層の幅を
先端側で徐々に狭くすればよい。上層金属層の幅を先端
側で徐々に狭くすることにより、ソース電極及びドレイ
ン電極の間の距離を広げて寄生容量を軽減できる。しか
も、ソース電極又はドレイン電極に沿ってソース電極又
はドレイン電極から半導体基板へ次第に電流が流れ込
み、あるいはソース電極又はドレイン電極に沿って半導
体基板からソース電極又はドレイン電極へ電流が流れ出
るので、上層金属層の幅の広い側を電極引出し側にすれ
ば、ソース電極及びドレイン電極の電流容量にも不都合
を生じることがない。

【００１５】請求項３に記載の半導体装置は、半導体基
板上で、ソース電極及びドレイン電極間にゲート電極を
形成された電界効果型の半導体装置において、ゲート電
極を隔てて対向するソース電極及びドレイン電極を側方
から見たとき、ソース電極及びドレイン電極の重なり面
積が、ソース電極及びドレイン電極の重なり合っていな
い部分の面積よりも小さくなっていることを特徴として
いる。

【００１６】請求項３に記載の半導体装置にあっては、
ソース電極及びドレイン電極の側方から見たときの重な
り面積を小さくしているので、素子面積の小さな半導体
装置において、対向するソース電極及びドレイン電極間
の寄生容量を小さくすることができる。従って、半導体
装置のローノイズ動作もしくはスイッチング動作を良好
にすることができ、素子特性を改善することができる。

【００１７】一方、ソース電極及びドレイン電極の重な
り面積を小さくしてもソース及びドレイン電極の半導体
基板との接合面積には影響がないので、素子面積が大き
くなることがなく、また、ソース電極とドレイン電極の
間のシート抵抗が増大することも避けることができる。

【００１８】側方から見たときのソース及びドレイン電
極の重なり面積を小さくするためには、請求項４に記載
のように、ソース電極及びドレイン電極のうち一方の電
極の厚みを、一方端部で厚く他方端部で薄くなるように
次第に変化させ、他方の電極の厚みを、一方端部で薄く
他方端部で厚くなるように次第に変化させればよい。こ
のとき、電極の厚みの厚い側を電極引出し側にすれば、
ソース電極及びドレイン電極の電流容量にも不都合を生
じることがない。

【００１９】側方から見たときのソース及びドレイン電
極の重なり面積を小さくするためには、請求項５に記載
のように、ソース電極及びドレイン電極を下層金属層と
上層金属層とから構成し、ソース電極の上層金属層をそ
の下層金属層の一方端部に配置し、ドレイン電極の上層
金属層をその下層金属層の他方端部に配置し、ソース電
極及びドレイン電極の各上層金属層の長さが、ソース電
極及びドレイン電極の各下層金属層の長さの２／５倍以
上３／４倍以下となるようにすればよい。特に、請求項
６に記載のように、ソース電極の上層金属層とドレイン
電極の上層金属層が、側方から見たときに互いに重なり
合わないようにするのが望ましい。側方から見たときソ
ース電極の上層金属層とドレイン電極の上層金属層が重
なり合わないようにすれば、理論的には、両上層金属層
間の寄生容量はほぼ０となる。一方、ソース電極及びド
レイン電極の下層金属層は制限を受けないので、ソース
電極及びドレイン電極と半導体基板との接合面積は十分
にとることができる。

【００２０】

【発明の実施の形態】（第１の実施形態）図４（ａ）
（ｂ）は本発明の一実施形態によるＧａＡｓ−ＭＥＳＦ
ＥＴのような電界効果型の半導体装置２１を示してい
る。半絶縁性ＧａＡｓ基板２の表面に形成された活性層
領域３の上には、まず、ソース電極４の下層金属層４ａ
とドレイン電極５の下層金属層５ａとが形成される。こ
れらの下層金属層４ａ，５ａは、ＡｕＧｅ／Ｎｉ／Ａｕ
等の積層構造からなり、約４０００Å以下の膜厚を有し
ており、成膜後には活性層領域３とオーミック接合させ
るために熱処理が施される。こうして活性層領域３とオ
ーミック接合する下層金属層４ａ，５ａが形成された
後、ソース電極４及びドレイン電極５間において、活性
層領域３とショットキー接合するゲート電極６が形成さ
れる。ゲート電極６は、Ｔｉ／Ｐｔ／Ａｕ等の積層構造
からなり、約７０００Å以下の膜厚に形成される。

【００２１】ついで、ソース及びドレイン電極４，５の
各下層金属層４ａ，５ａの上には、電流引出し用もしく
は所望の電流容量を得るための上層金属層４ｂ，５ｂが
形成される。この上層金属層４ｂ，５ｂは、約１５００
０Å以下の蒸着金属層、約４００００Å以下のメッキ金
属層、もしくはそれらの積層構造によって形成されてい
る。蒸着金属層の場合には、Ｔｉ／Ｐｔ／Ａｕ等の積層
構造が用いられ、メッキ金属層の場合にはＡｕ等により
形成される。しかも、上層金属層４ｂ，５ｂの形成パタ
ーンは、引出し配線側（基端側）で幅が広く、反対側
（先端側）に向かって次第に幅が狭くなっており、ソー
ス電極４とドレイン電極５とでは、電極引出し側が互い
に反対側に位置している。従って、上層金属層４ｂ，５
ｂは下層金属層４ａ，５ａに比べて膜厚が厚いが、ソー
ス電極４とドレイン電極５の上層金属層４ｂ，５ｂ間の
距離Ａ１は下層金属層４ａ，５ａ間の距離Ａ２に比べて
非常に広くなっている。

【００２２】上層金属層４ｂ，５ｂが形成されると、Ｇ
ａＡｓ基板２の上には、ソース電極４及びドレイン電極
５に導通した電極引出し部７，８と、ソース電極４、ド
レイン電極５及びゲート電極６に導通したパッド部１
０，１１，１２が形成される。ついで、図５（ａ）
（ｂ）に示すように、これらの電極４〜６等の上からＧ
ａＡｓ基板２の表面に素子保護用の絶縁膜１３を形成
し、パッド部１０〜１２で絶縁膜１３を一部除去して窓
１４〜１６を開口し、各窓１４〜１６からパッド部１０
〜１２を露出させ、ＧａＡｓ−ＭＥＳＦＥＴもしくはＭ
ＭＩＣが形成される。こうして製作された半導体装置２
１においては、ゲートフィンガー間隔は、３０μｍ以下
となっている。

【００２３】上記のような構造の半導体装置２１にあっ
ては、対向面積の大きなソース電極４の上層金属層４ｂ
とドレイン電極５の上層金属層５ｂとの距離Ａ１が、ソ
ース電極４及びドレイン電極５（各下層金属層４ａ，５
ａ）間の距離Ａ２に比べて大きくなっているので、素子
面積が小さな場合でも、ソース電極４とドレイン電極５
の間の寄生容量を低減することができる。例えば、従来
例と比較して寄生容量を１桁小さくすることができる。
よって、ＭＥＳＦＥＴ等のスイッチング用途時のアイソ
レーション特性を向上させ、ノイズを低減するなど、素
子特性を向上させることができる。

【００２４】しかも、ソース電極４及びドレイン電極５
の各下層金属層４ａ，５ａによって活性層領域３との接
合面積を大きくし、しかも、ソース電極４とドレイン電
極５の距離を小さくしているので、ソース電極４とドレ
イン電極５間の抵抗を小さくできる。

【００２５】また、ソース電極４もしくはドレイン電極
５から活性層領域３へは、ソース電極４もしくはドレイ
ン電極５に沿って次第に電流が流れ込み、あるいは、活
性層領域３からソース電極４もしくはドレイン電極５へ
は、ソース電極４もしくはドレイン電極５に沿って次第
に電流が流れ出ているので、いずれにせよ、ソース電極
４及びドレイン電極５の先端側では、引出し配線側より
も流れる電流が小さくなっている。従って、電流が集中
して流れる電極引出し側で上層金属層４ｂ，５ｂの幅を
広くすれば、ソース電極４とドレイン電極５の間に十分
な電流を流すことができ、ソース電極４及びドレイン電
極５に流れる電流に対して充分な電流容量を得ることが
できる。

【００２６】なお、図４（ａ）では、ソース電極４の上
層金属層４ｂは非対称三角形状に形成しているが、これ
はソース電極４の外側にドレイン電極５がないためであ
る。ソース電極４やドレイン電極５が図４（ａ）の構造
よりもさらに多数配列されている場合には、両端のソー
ス電極４又はドレイン電極５を除いて各上層金属層４
ｂ，５ｂは対称な三角形状に形成するのが望ましい。

【００２７】（第２の実施形態）図６（ａ）（ｂ）は本
発明の別な実施形態によるＧａＡｓ−ＭＥＳＦＥＴのよ
うな電界効果型の半導体装置２２を示している。半絶縁
性ＧａＡｓ基板２の表面に形成された活性層領域３の上
には、ソース電極４の下層金属層４ａとドレイン電極５
の下層金属層５ａとが形成される。これらの下層金属層
４ａ，５ａは、ＡｕＧｅ／Ｎｉ／Ａｕ等の積層構造から
なり、約４０００Å以下の膜厚を有しており、成膜後に
は活性層領域３とオーミック接合させるために熱処理が
施される。こうして活性層領域３とオーミック接合する
下層金属層４ａ，５ａが形成される。この後、ソース電
極４及びドレイン電極５間において、活性層領域３とシ
ョットキー接合するゲート電極６が形成される。ゲート
電極６は、Ｔｉ／Ｐｔ／Ａｕ等の積層構造からなり、約
７０００Å以下の膜厚に形成される。

【００２８】ついで、ソース及びドレイン電極４，５の
各下層金属層４ａ，５ａの上に上層金属層４ｂ，５ｂが
形成される。ソース電極４とドレイン電極５では電極引
出し側が反対側の端部に設定されており、各上層金属層
４ｂ，５ｂは、引出し配線側（基端側）で厚く、先端側
に向かって次第に薄くなっており、電極の側面方向から
見たとき、ソース電極４とドレイン電極５の重なり面積
が重なり合っていない部分の面積よりも非常に小さくな
っている。この上層金属層４ｂ，５ｂは、最大膜厚箇所
（電極引出し側端部）での膜厚が約１５０００Å以下の
蒸着金属層、最大膜厚箇所での膜厚が約４００００Å以
下のメッキ金属層、もしくはそれら積層構造によって形
成される。蒸着金属層の場合には、Ｔｉ／Ｐｔ／Ａｕ等
の積層構造が用いられ、メッキ金属層の場合にはＡｕ等
により形成される。

【００２９】上層金属層４ｂ，５ｂが形成されると、Ｇ
ａＡｓ基板２の上には、ソース電極４及びドレイン電極
５に導通した各電極引出し部７，８と、各電極４〜６に
導通した各パッド部１０〜１２が形成される。ついで、
これらの電極４〜６等の上からＧａＡｓ基板２の表面に
素子保護用の絶縁膜を形成し、パッド部１０〜１２を露
出させるように絶縁膜を一部除去し、ＧａＡｓ−ＭＥＳ
ＦＥＴもしくはＭＭＩＣ（ゲートフィンガー間隔は３０
μｍ以下）が形成される。

【００３０】上記のような構造の半導体装置２２にあっ
ては、ソース電極４とドレイン電極５の対向面積（重な
り合っている部分の面積）が小さくなっているので、ソ
ース電極４とドレイン電極５の間の寄生容量を低減する
ことができる。よって、ＭＥＳＦＥＴ等のスイッチング
用途時のアイソレーション特性を向上させ、ノイズを低
減するなど、素子特性を向上させることができる。

【００３１】しかも、ソース電極４及びドレイン電極５
と活性層領域３との接合面積には影響せず、ソース電極
４とドレイン電極５の距離も影響を受けないので、ソー
ス電極４とドレイン電極５の間の抵抗が増大することも
ない。

【００３２】また、ソース電極４及びドレイン電極５は
大きな電流の流れる配線引出し側では厚みが大きくなっ
ているので、ソース電極４及びドレイン電極５の電流容
量を満足することができる。

【００３３】（第３の実施形態）図７（ａ）（ｂ）は本
発明のさらに別な実施形態によるＧａＡｓ−ＭＥＳＦＥ
Ｔのような電界効果型の半導体装置２３を示している。
半絶縁性ＧａＡｓ基板２の表面に形成された活性層領域
３の上には、まず、ソース電極４の下層金属層４ａとド
レイン電極５の下層金属層５ａとが形成される。これら
の下層金属層４ａ，５ａは、ＡｕＧｅ／Ｎｉ／Ａｕ等の
積層構造からなり、約４０００Å以下の膜厚を有してお
り、成膜後には活性層領域３とオーミック接合させるた
め熱処理が施される。こうして活性層領域３とオーミッ
ク接合する下層金属層４ａ，５ａが形成された後、ソー
ス電極４及びドレイン電極５間において、活性層領域３
とショットキー接合するゲート電極６が形成される。ゲ
ート電極６は、Ｔｉ／Ｐｔ／Ａｕ等の積層構造からな
り、約７０００Å以下の膜厚に形成される。

【００３４】ついで、ソース及びドレイン電極４，５の
各下層金属層４ａ，５ａの上には、電流引出し用もしく
は所望の電流容量を得るための上層金属層４ｂ，５ｂが
形成される。この上層金属層４ｂ，５ｂは、約１５００
０Å以下の蒸着金属層、約４００００Å以下のメッキ金
属層、もしくはそれら積層構造によって形成されてい
る。蒸着金属層の場合には、Ｔｉ／Ｐｔ／Ａｕ等の積層
構造が用いられ、メッキ金属層の場合にはＡｕ等により
形成される。しかも、ソース電極４とドレイン電極５と
では、電極引出し側が互いに反対側に設定されており、
それぞれの上層金属層４ｂ，５ｂは、下層金属層４ａ，
５ａの引出し配線側の端から下層金属層４ａ，５ａのほ
ぼ中央部まで形成されており、電極の側面方向から見た
とき、ソース電極４の上層金属層４ｂとドレイン電極５
の上層金属層５ｂとが重なり合わないようになってい
る。

【００３５】上層金属層４ｂ，５ｂが形成されると、Ｇ
ａＡｓ基板２の上には、ソース電極４及びドレイン電極
５に導通した電極引出し部７，８と、各電極４〜６に導
通したパッド部１０〜１２が形成される。ついで、図８
（ａ）（ｂ）に示すように、これらの電極４〜６等の上
からＧａＡｓ基板２の表面に素子保護用の絶縁膜１３を
形成し、パッド部を露出させるように絶縁膜１３を一部
除去して窓１４〜１６を開口し、ＧａＡｓ−ＭＥＳＦＥ
ＴもしくはＭＭＩＣ（ゲートフィンガー間隔は３０μｍ
以下）が形成される。

【００３６】上記のような構造の半導体装置２３にあっ
ては、ソース電極４の上層金属層とドレイン電極５の上
層金属層の重なり面積が０になっていてソース電極４と
ドレイン電極５の対向面積が非常に小さくなっている
（理論的には、ほぼ０）ので、ソース電極４とドレイン
電極５の間の寄生容量を効果的に低減することができ
る。よって、ＭＥＳＦＥＴ等のスイッチング用途時のア
イソレーション特性を向上させ、ノイズを低減するな
ど、素子特性を向上させることができる。

【００３７】しかも、ソース電極４及びドレイン電極５
の各下層金属層４ａ，５ａによって活性層領域３との接
合面積を大きくし、しかも、ソース電極４とドレイン電
極５の距離を小さくできるので、ソース電極４とドレイ
ン電極５の間の抵抗も小さく抑制することができる。

【００３８】また、ソース電極４もしくはドレイン電極
５に流れる電流は、配線引出し側に集中するので、ソー
ス電極４とドレイン電極５には十分な電流を流すことが
でき、電流容量を満足することができる。

【００３９】なお、図７（ａ）及び図８（ａ）では、ソ
ース電極４の上層金属層４ｂの先端とドレイン電極５の
上層金属層５ｂの先端とが一致していて、側面方向から
見たとき重なり合っていないが、上層金属層４ｂ，５ｂ
どうしの重なり合っている部分の長さが、ソース電極４
及びドレイン電極５の長さの約５０％以下（つまり、上
層金属層４ｂ，５ｂの長さが、下層金属層４ａ，５ａの
長さの約３／４以下）になっていてもよい。また、側面
方向から見たとき、ソース電極４の上層金属層４ｂの先
端とドレイン電極５の上層金属層５ｂの先端との間に隙
間があくようになっていてもよいが、その場合でも上層
金属層４ｂ，５ｂの長さは、電流容量などを考慮する
と、下層金属層４ａ，５ａの長さの約２／５以上あるこ
とが望ましい。

【図面の簡単な説明】

【図１】（ａ）は従来の半導体装置の製造工程を示す平
面図、（ｂ）は（ａ）のＸ１−Ｘ１線に沿った拡大断面
図であって、基板上にソース及びドレイン電極の各下層
金属層と、ゲート電極とが形成された状態を示す。

【図２】（ａ）は同上の従来例の製造工程を示す平面
図、（ｂ）は（ａ）のＸ２−Ｘ２線に沿った拡大断面図
であって、下層金属層の上に上層金属層が形成された状
態を示す。

【図３】（ａ）は同上の従来例の製造工程を示す平面
図、（ｂ）は（ａ）のＸ３−Ｘ３線に沿った拡大断面図
であって、絶縁膜を形成された状態を示す。

【図４】（ａ）は本発明の一実施形態による半導体装置
の構造を示す平面図、（ｂ）は（ａ）のＸ４−Ｘ４線に
沿った拡大断面図であって、基板上にソース、ドレイン
及びゲート電極が形成された状態を示す。

【図５】（ａ）は同上の実施形態において基板表面に絶
縁膜を形成された状態を示す平面図、（ｂ）は（ａ）の
Ｘ５−Ｘ５線に沿った拡大断面図である。

【図６】（ａ）は本発明の別な実施形態による半導体装
置の構造を示す平面図、（ｂ）は（ａ）のＸ６−Ｘ６線
に沿った拡大断面図であって、基板上にソース、ドレイ
ン及びゲート電極が形成された状態を示す。

【図７】（ａ）は本発明のさらに別な実施形態による半
導体装置の構造を示す平面図、（ｂ）は（ａ）のＸ７−
Ｘ７線に沿った拡大断面図であって、基板上にソース、
ドレイン及びゲート電極が形成された状態を示す。

【図８】（ａ）は同上の実施形態において基板表面に絶
縁膜を形成された状態を示す平面図、（ｂ）は（ａ）の
Ｘ８−Ｘ８線に沿った拡大断面図である。

【符号の説明】

２ ＧａＡｓ基板 ３ 活性層領域 ４ ソース電極 ４ａ ソース電極の下層金属層 ４ｂ ソース電極の上層金属層 ５ ドレイン電極 ５ａ ドレイン電極の下層金属層 ５ｂ ドレイン電極の上層金属層 ６ ゲート電極

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上で、ソース電極及びドレイ
   ン電極間にゲート電極を形成された電界効果型の半導体
   装置において、 ソース電極及びドレイン電極は、半導体基板にオーミッ
   ク接合するための下層金属層と電流容量を得るための上
   層金属層とから構成され、 ゲート電極を隔てて対向するソース電極とドレイン電極
   の両上層金属層の間の距離が両下層金属層の間の距離よ
   りも大きくなっていることを特徴とする半導体装置。
2. 【請求項２】 ソース電極及びドレイン電極の上層金属
   層のうち、少なくとも一方の上層金属層を先端側で徐々
   に幅が狭くなるようにしたことを特徴とする、請求項１
   に記載の半導体装置。
3. 【請求項３】 半導体基板上で、ソース電極及びドレイ
   ン電極間にゲート電極を形成された電界効果型の半導体
   装置において、 ゲート電極を隔てて対向するソース電極及びドレイン電
   極を側方から見たとき、ソース電極及びドレイン電極の
   重なり面積が、ソース電極及びドレイン電極の重なり合
   っていない部分の面積よりも小さくなっていることを特
   徴とする半導体装置。
4. 【請求項４】 前記ソース電極及びドレイン電極のうち
   一方の電極の厚みを、一方端部で厚く他方端部で薄くな
   るように次第に変化させ、前記ソース電極及びドレイン
   電極のうち他方の電極の厚みを、一方端部で薄く他方端
   部で厚くなるように次第に変化させたことを特徴とす
   る、請求項３に記載の半導体装置。
5. 【請求項５】 前記ソース電極及び前記ドレイン電極
   は、半導体基板にオーミック接合するための下層金属層
   と電流容量を得るための上層金属層とから構成され、 前記ソース電極の上層金属層をその下層金属層の一方端
   部に配置し、前記ドレイン電極の上層金属層をその下層
   金属層の他方端部に配置し、ソース電極及びドレイン電
   極の各上層金属層の長さが、ソース電極及びドレイン電
   極の各下層金属層の長さの２／５倍以上３／４倍以下で
   あることを特徴とする請求項３に記載の半導体装置。
6. 【請求項６】 前記ソース電極及び前記ドレイン電極
   は、半導体基板にオーミック接合するための下層金属層
   と電流容量を得るための上層金属層とから構成され、 前記ソース電極の上層金属層をその下層金属層の一方端
   部に配置し、前記ドレイン電極の上層金属層をその下層
   金属層の他方端部に配置し、ソース電極の上層金属層と
   ドレイン電極の上層金属層が、側方から見たときに互い
   に重なり合わないようにしたことを特徴とする請求項３
   に記載の半導体装置。