JPH09139313A - 薄膜インダクタンス素子および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 クロストークの原因となる漏洩磁束が少ない
薄膜インダクタンス素子を提供する。 【解決手段】 下層配線１５および上層配線１６を全体
としてリング状ソレノイドをなすように交互に接続する
ことにより薄膜インダクタンス素子を構成する。好適に
は、リング状ソレノイドの中心軸に沿って強磁性体から
なるリング状の磁心１８を設ける。他の例では、下層配
線１５および上層配線１６を全体として直線状ソレノイ
ドをなすように交互に接続し、この直線状ソレノイドと
鎖交するように強磁性体からなる閉ループ状の磁心１８
を設けることにより薄膜インダクタンス素子を構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、薄膜インダクタ
ンス素子および薄膜インダクタンス素子を有する半導体
装置に関する。

【０００２】

【従来の技術】モノリシック半導体集積回路において、
インピーダンス整合回路やバイアス回路を構成するため
の受動素子として、金属薄膜配線をらせん状に巻いたス
パイラルインダクタが広く用いられている。

【０００３】図７は、この従来のスパイラルインダクタ
とこれに接続される接合型電界効果トランジスタ（ＪＦ
ＥＴ）とを同一半導体基板上に集積したモノリシック半
導体集積回路を示す。ここで、図７Ａはこの従来のモノ
リシック半導体集積回路を示す平面図、図７Ｂは図７Ａ
のＢ−Ｂ線に沿っての断面図である。

【０００４】図７に示すように、この従来のモノリシッ
ク半導体集積回路においては、半絶縁性ＧａＡｓ基板１
０１上に、窒化シリコン（ＳｉＮ）膜のような絶縁膜１
０２が設けられている。このモノリシック半導体集積回
路のＪＦＥＴ部においては、半絶縁性ＧａＡｓ基板１０
１中にｎ型チャネル領域１０３が設けられている。この
ｎ型チャネル領域１０３中にはｐ型のゲート領域１０４
が設けられている。これらのｎ型チャネル領域１０３お
よびゲート領域１０４によりＪＦＥＴが構成されてい
る。絶縁膜１０２には、ゲート領域１０４およびｎ型チ
ャネル領域１０３の両端部に対応する部分にそれぞれコ
ンタクトホールＣ１´、Ｃ２´、Ｃ３´が設けられてい
る。そして、コンタクトホールＣ１´を通じてゲート領
域１０４とオーミックコンタクトするゲート電極１０５
が設けられ、コンタクトホールＣ２´を通じてｎ型チャ
ネル領域１０３の一方の端部とオーミックコンタクトす
るソース電極１０６が設けられ、コンタクトホールＣ３
´を通じてｎ型チャネル領域１０３のもう一方の端部と
オーミックコンタクトするドレイン電極１０７が設けら
れている。一方、ゲート電極１０５の一端は配線１０８
と接続されている。また、ソース電極１０６およびドレ
イン電極１０７上にはそれぞれ電極１０９、１１０が設
けられている。配線１０８および電極１０９、１１０
は、同一層の材料からなり、具体的には例えばＴｉ／Ａ
ｕ二層膜からなる。符号１１１は全面に設けられた例え
ば二酸化シリコン（ＳｉＯ₂ ）膜のような層間絶縁膜を
示す。この層間絶縁膜１１１には、電極１０９、１１０
に対応する部分に、それぞれコンタクトホールＣ４´、
Ｃ５´が設けられている。また、層間絶縁膜１１１上に
は、例えばＴｉ／Ａｕ二層膜からなる所定形状の配線１
１２、１１３が設けられている。これらのうち、配線１
１２はコンタクトホールＣ４´を通じて電極１０９、し
たがってソース電極１０６と接続され、配線１１３はコ
ンタクトホールＣ５´を通じて電極１１０、したがって
ドレイン電極１０７と接続されている。

【０００５】このモノリシック半導体集積回路のスパイ
ラルインダクタ部においては、絶縁膜１０２上に下層配
線１１４が設けられている。この下層配線１１４は配線
１０８および電極１０９、１１０と同一層の材料からな
り、具体的には例えばＴｉ／Ａｕ二層膜からなる。この
下層配線１１４を覆うように層間絶縁膜１１１が設けら
れ、この層間絶縁膜１１１上に、らせん状に巻かれた上
層配線１１５が設けられている。この上層配線１１５は
配線１１２、１１３と同一層の材料からなり、具体的に
は例えばＴｉ／Ａｕ二層膜からなる。また、この上層配
線１１５は、らせんの中心の一方の端部において、層間
絶縁膜１１１に設けられたコンタクトホールＣ６´を通
じて下層配線１１４と接続されている。

【０００６】この下層配線１１４の一端はＪＦＥＴ部に
延びており、層間絶縁膜１１１に設けられたコンタクト
ホールＣ７´を通じてＪＦＥＴの配線１１２、したがっ
て、ソース電極１０６と接続されている。

【０００７】上述のように構成された従来のモノリシッ
ク半導体集積回路では、スパイラルインダクタの占有面
積が大きいため、チップサイズを大きくする必要があ
り、チップコストが高くなる。したがって、チップコス
トの低減のためには、インダクタンス素子の占有面積を
いかに減らせるかが重要である。

【０００８】この目的のために、インダクタンス素子の
一部を強磁性体材料、すなわち高透磁率材料により構成
する技術（特開平５−１３２３４号公報）や、多層配線
を用いて基板占有面積当たりのターン数を増やす技術
（特開平２−１８１９６１号公報）などが提案されてい
る。

【０００９】

【発明が解決しようとする課題】しかしながら、上述の
ような従来の技術は、インダクタンス素子単体の占有面
積を縮小するのには有効であるが、インダクタンス素子
に電流が流れたときに発生する中心磁束が無限遠に向か
って開いているため、インダクタンス素子の外部に磁束
が漏れるという欠点を有する。このようなインダクタン
ス素子を同一基板上に複数設ける場合には、この漏洩磁
束が、隣接するインダクタンス素子と鎖交し、磁気的な
結合による信号の漏洩（クロストーク）を生じる。この
問題は、インダクタンス素子単体の面積を縮小し、イン
ダクタンス素子を密に配置するほど顕著になる。このよ
うなインダクタンス素子間のクロストークを抑制するた
めには、インダクタンス素子同士の間にある程度の間隔
を保たねばならず、インダクタンス素子単体を縮小化し
た利点を、チップ面積の縮小という最終的な目的に十分
活かすことができないという不利益を生じる。

【００１０】したがって、この発明の目的は、クロスト
ークの原因となる漏洩磁束の低減を図ることができる薄
膜インダクタンス素子およびそのような薄膜インダクタ
ンス素子を有する半導体装置を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、この発明における第１の発明は、半導体基板上に設
けられた配線からなる薄膜インダクタンス素子におい
て、配線に電流が流れたときに発生する磁束が閉ループ
をなすように配線が設けられていることを特徴とするも
のである。

【００１２】この発明における第１の発明の一実施形態
においては、強磁性体からなる磁束集中部材が閉ループ
に沿って設けられる。この磁束集中部材は、具体的に
は、例えば、Ｎｉ、Ｃｏ、Ｆｅ、フェライトなどの強磁
性体からなる

【００１３】この発明における第２の発明は、半導体基
板上に設けられた配線からなる薄膜インダクタンス素子
において、強磁性体からなる磁束集中部材が、配線と鎖
交し、かつ、閉ループをなすように設けられていること
を特徴とするものである。

【００１４】この発明における第３の発明は、半導体基
板上に設けられた配線からなる薄膜インダクタンス素子
を有する半導体装置において、配線に電流が流れたとき
に発生する磁束が閉ループをなすように配線が設けられ
ていることを特徴とするものである。

【００１５】この発明における第３の発明の一実施形態
においては、強磁性体からなる磁束集中部材が閉ループ
に沿って設けられる。

【００１６】この発明における第４の発明は、半導体基
板上に設けられた配線からなる薄膜インダクタンス素子
を有する半導体装置において、強磁性体からなる磁束集
中部材が、配線と鎖交し、かつ、閉ループをなすように
設けられていることを特徴とするものである。

【００１７】上述のように構成されたこの発明によれ
ば、薄膜インダクタンス素子により発生される磁束をそ
の内部に閉じ込めることができるので、薄膜インダクタ
ンス素子の外部への漏洩磁束の低減を図ることができ
る。

【００１８】

【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。

【００１９】まず、この発明の第１の実施形態について
説明する。図１は、薄膜インダクタンス素子とこれに接
続されるＪＦＥＴとを同一半導体基板上に集積したこの
第１の実施形態によるモノリシック半導体集積回路を示
す。ここで、図１Ａは平面図、図１Ｂは図１ＡのＢ−Ｂ
線に沿っての断面図である。

【００２０】図１に示すように、この第１の実施形態に
よるモノリシック半導体集積回路においては、半絶縁性
ＧａＡｓ基板１上に例えばＳｉＮ膜のような絶縁膜２が
設けられている。このモノリシック半導体集積回路のＪ
ＦＥＴ部においては、半絶縁性ＧａＡｓ基板１中にｎ型
チャネル領域３が設けられている。このｎ型チャネル領
域３中にはｐ型のゲート領域４が設けられている。これ
らのｎ型チャネル領域３およびゲート領域４によりＪＦ
ＥＴが構成されている。絶縁膜２には、ゲート領域４お
よびｎ型チャネル領域３の両端部に対応する部分にそれ
ぞれコンタクトホールＣ１、Ｃ２、Ｃ３が設けられてい
る。そして、コンタクトホールＣ１を通じてゲート領域
４とオーミックコンタクトするゲート電極５が設けら
れ、コンタクトホールＣ２を通じてｎ型チャネル領域３
の一方の端部とオーミックコンタクトするソース電極６
が設けられ、コンタクトホールＣ３を通じてｎ型チャネ
ル領域３のもう一方の端部とオーミックコンタクトする
ドレイン電極７が設けられている。一方、ゲート電極５
の一端は配線８と接続されている。また、ソース電極６
およびドレイン電極７上にはそれぞれ電極９、１０が設
けられている。配線８および電極９、１０は、同一層の
材料からなり、具体的には例えばＴｉ／Ａｕ二層膜から
なる。符号１１は全面に設けられた例えばＳｉＯ₂ 膜の
ような層間絶縁膜を示す。この層間絶縁膜１１には、電
極９、１０に対応する部分に、それぞれコンタクトホー
ルＣ４、Ｃ５が設けられている。また、層間絶縁膜１１
上には、例えばＴｉ／Ａｕ二層膜からなる所定形状の配
線１２、１３が設けられている。これらのうち、配線１
２はコンタクトホールＣ４を通じて電極９、したがって
ソース電極６と接続され、配線１３はコンタクトホール
Ｃ５を通じて電極１０、したがってドレイン電極７と接
続されている。符号１４は、全面を覆うように設けられ
た例えばＳｉＮ膜のようなパッシベーション膜を示す。

【００２１】このモノリシック半導体集積回路の薄膜イ
ンダクタンス素子部においては、ほぼ直角に折れ曲がっ
た形状の下層配線１５および上層配線１６が、全体とし
てリング状ソレノイドをなすように、層間絶縁膜１１に
設けられたコンタクトホールＣ６を通じて交互に接続さ
れている。リング状ソレノイドをなすこれらの下層配線
１５および上層配線１６により薄膜インダクタンス素子
が構成されている。このリング状ソレノイドからなる薄
膜インダクタンス素子の中心軸１７（仮想中心磁力線）
は円形の閉ループをなしている。この場合、下層配線１
５および上層配線１６は、その断面形状、寸法および巻
き線間隔が、中心軸１７により形成される円の中心点に
関してほぼ対称となるように配置されている。

【００２２】具体的には、下層配線１５は絶縁膜２上に
設けられている。この下層配線１５は、ＪＦＥＴの配線
８および電極９、１０と同一層の材料からなり、具体的
には例えばＴｉ／Ａｕ二層膜からなる。また、この下層
配線１５の厚さは例えば０．５μｍに選ばれ、幅は例え
ば５〜１０μｍに選ばれる。この下層配線１５を覆うよ
うに層間絶縁膜１１が設けられている。上層配線１６は
この層間絶縁膜１１上に設けられている。この上層配線
１６は、ＪＦＥＴの配線１２、１３と同一層の材料から
なり、具体的には例えばＴｉ／Ａｕ二層膜からなる。ま
た、この上層配線１５の厚さは例えば３〜５μｍに選ば
れ、幅は例えば５〜１０μｍに選ばれる。

【００２３】このモノリシック半導体集積回路において
は、リング状ソレノイドからなる薄膜インダクタンス素
子の一端の下層配線１５はＪＦＥＴ部に延びており、層
間絶縁膜１１に設けられたコンタクトホールＣ７を通じ
てＪＦＥＴ部の配線１２、したがってソース電極６と接
続されている。

【００２４】上述のように構成された、この第１の実施
形態によるモノリシック半導体集積回路によれば、リン
グ状ソレノイドからなる薄膜インダクタンス素子に電流
が流れたときに発生する磁束は、円形の中心軸１７に沿
う方向に発生し、中心磁束は中心軸１７とほぼ一致す
る。そして、この中心軸１７は円形の閉ループをなして
いるので、この薄膜インダクタンス素子により発生され
る磁束（磁力線）の始点と終点とは一致している。この
ため、発生した磁束は薄膜インダクタンス素子の内部に
閉じ込められるので、薄膜インダクタンス素子の外部へ
の漏洩磁束を従来に比べて低減することができる。そし
て、薄膜インダクタンス素子を互いに隣接して複数設け
る場合、これらの薄膜インダクタンス素子間のクロスト
ークを抑制することができる。

【００２５】次に、この発明の第２の実施形態について
説明する。この第２の実施形態によるモノリシック半導
体集積回路も薄膜インダクタンス素子とこれに接続され
るＪＦＥＴとを同一半導体基板上に集積したものである
が、ＪＦＥＴ部の構成は第１の実施形態によるモノリシ
ック半導体集積回路と同様であるので、薄膜インダクタ
ンス素子部についてのみ説明する。図２はこの第２の実
施形態によるモノリシック半導体集積回路を示し、特に
その薄膜インダクタンス素子部を示す。ここで、図２Ａ
は平面図、図２Ｂは図２ＡのＢ−Ｂ線に沿っての断面図
を示す。

【００２６】図２に示すように、この第２の実施形態に
よるモノリシック半導体集積回路の薄膜インダクタンス
素子においては、ほぼ直角に折れ曲がった形状の下層配
線１５および上層配線１６が交互に接続されて構成され
た第１の実施形態と同様なリング状ソレノイドの中心軸
に沿って、例えばニッケル（Ｎｉ）のような強磁性体か
らなるリング状の磁心１８が設けられている。この場
合、この磁心１８は層間絶縁膜１１上に設けられてい
る。そして、この磁心１８を覆うように例えばＳｉＯ₂
膜のような層間絶縁膜１９が設けられ、この層間絶縁膜
１９上に上層配線１６が設けられている。

【００２７】この第２の実施形態によるモノリシック半
導体集積回路のその他の構成は、第１の実施形態による
モノリシック半導体集積回路と同様であるので、説明を
省略する。

【００２８】上述のように構成された、この第２の実施
形態によるモノリシック半導体集積回路によれば、薄膜
インダクタンス素子を構成するリング状ソレノイドの中
心軸に沿って、外部に比べて比透磁率が十分高い強磁性
体からなる磁心１８が設けられているので、この薄膜イ
ンダクタンス素子に電流が流れたときのこの磁心１８の
表面における磁束の接線成分は極めて小さくなり、発生
した磁束はほぼ完全に磁心１８の内部に閉じ込められ
る。これにより、薄膜インダクタンス素子の外部への漏
洩磁束を大幅に低減することができる。そして、薄膜イ
ンダクタンス素子を互いに隣接して複数設ける場合、こ
れらの薄膜インダクタンス素子間のクロストークを抑制
することができる。

【００２９】次に、この発明の第３の実施形態について
説明する。この第３の実施形態によるモノリシック半導
体集積回路も薄膜インダクタンス素子とこれに接続され
るＪＦＥＴとを同一半導体基板上に集積したものである
が、ＪＦＥＴ部の構成は第１の実施形態によるモノリシ
ック半導体集積回路と同様であるので、薄膜インダクタ
ンス素子部についてのみ説明する。図３はこの第３の実
施形態によるモノリシック半導体集積回路を示し、特に
その薄膜インダクタンス素子部を示す。ここで、図３Ａ
は平面図、図３Ｂは図３ＡのＢ−Ｂ線に沿っての断面図
を示す。

【００３０】図３に示すように、この第３の実施形態に
よるモノリシック半導体集積回路の薄膜インダクタンス
素子においては、直角に折れ曲がった形状の下層配線１
５および上層配線１６が交互に接続された直線状ソレノ
イドの中心軸を通るように、例えばＮｉのような強磁性
体からなる長方形状の閉ループをなす磁心１８が設けら
れている。

【００３１】この第３の実施形態によるモノリシック半
導体集積回路のその他の構成は、第１の実施形態による
モノリシック半導体集積回路と同様であるので、説明を
省略する。

【００３２】上述のように構成された、この第３の実施
形態によるモノリシック半導体集積回路によれば、薄膜
インダクタンス素子を構成する直線状ソレノイドの中心
軸を通って、外部に比べて比透磁率が十分高い強磁性体
からなる磁心１８が設けられているので、この薄膜イン
ダクタンス素子に電流が流れたときに発生する磁束はこ
の磁心１８に集中する。そして、この磁心１８は閉ルー
プをなしているため、集中した磁束はこの磁心１８の内
部に閉じ込められる。これにより、薄膜インダクタンス
素子の外部への漏洩磁束を大幅に低減することができ
る。そして、薄膜インダクタンス素子を互いに隣接して
複数設ける場合、これらの薄膜インダクタンス素子間の
クロストークを抑制することができる。

【００３３】次に、この発明の第４の実施形態について
説明する。この第４の実施形態によるモノリシック半導
体集積回路も薄膜インダクタンス素子とこれに接続され
るＪＦＥＴとを同一半導体基板上に集積したものである
が、ＪＦＥＴ部の構成は第１の実施形態によるモノリシ
ック半導体集積回路と同様であるので、薄膜インダクタ
ンス素子部についてのみ説明する。図４はこの第４の実
施形態によるモノリシック半導体集積回路を示し、特に
その薄膜インダクタンス素子部を示す。ここで、図４Ａ
は平面図、図４Ｂは図４ＡのＢ−Ｂ線に沿っての断面図
を示す。

【００３４】図４に示すように、この第４の実施形態に
よるモノリシック半導体集積回路の薄膜インダクタンス
素子においては、直線状および直角に折れ曲がった形状
の下層配線１５および上層配線１６が、一側面から見た
ときにほぼ８の字形状をなすように交互に接続されて直
線状ソレノイドが構成され、さらに、この直線状ソレノ
イドをその一側面から見たときの８の字の各空間の中心
軸を通るように、例えばＮｉのような強磁性体からなる
長方形状の閉ループをなす磁心１８が設けられている。
すなわち、下層配線１５および上層配線１６からなる直
線状ソレノイドと交織するように、長方形状の閉ループ
をなす磁心１８が設けられている。

【００３５】この第４の実施形態によるモノリシック半
導体集積回路のその他の構成は、第１の実施形態による
モノリシック半導体集積回路と同様であるので、説明を
省略する。

【００３６】上述のように構成された、この第４の実施
形態によるモノリシック半導体集積回路によれば、薄膜
インダクタンス素子を構成する直線状ソレノイドの中心
軸を通って、外部に比べて比透磁率が十分高い強磁性体
からなる磁心１８が設けられているので、第３の実施形
態によるモノリシック半導体集積回路と同様な効果を得
ることができる。

【００３７】次に、この発明の第５の実施形態について
説明する。この第５の実施形態によるモノリシック半導
体集積回路も薄膜インダクタンス素子とこれに接続され
るＪＦＥＴとを同一半導体基板上に集積したものである
が、ＪＦＥＴ部の構成は第１の実施形態によるモノリシ
ック半導体集積回路と同様であるので、薄膜インダクタ
ンス素子部についてのみ説明する。図５はこの第５の実
施形態によるモノリシック半導体集積回路を示し、特に
その薄膜インダクタンス素子部を示す。ここで、図５Ａ
は平面図、図５Ｂは図５ＡのＢ−Ｂ線に沿っての断面図
を示す。

【００３８】図５に示すように、この第５の実施形態に
よるモノリシック半導体集積回路の薄膜インダクタンス
素子においては、スパイラルインダクタをなすように上
層配線１６がらせん状に巻かれている。この上層配線１
６は、らせんの中心の一方の端部において、層間絶縁膜
１１に設けられたコンタクトホールＣ７を通じて下層配
線１５と接続されている。また、絶縁膜２上には、例え
ばＮｉのような強磁性体からなるほぼ正方形状の下層磁
性体層２０が設けられている。この下層磁性体層２０を
覆うように、例えばＳｉＯ₂ 膜のような層間絶縁膜２１
が設けられている。下層配線１５はこの層間絶縁膜２１
上に設けられている。そして、層間絶縁膜１１はこの下
層配線１５を覆うように設けられている。さらに、上層
配線１６を覆うように、例えばＳｉＯ₂ 膜のような層間
絶縁膜２２が設けられている。層間絶縁膜２２、１１、
２１には、らせん状に巻かれた上層配線１６のらせんの
中心部に対応する部分に長方形状のコンタクトホールＣ
９が設けられているとともに、上層配線１６を取り巻く
ように折れ曲がった形状のコンタクトホールＣ１０が設
けられている。そして、これらのコンタクトホールーＣ
９、Ｃ１０を埋めるように、例えばＮｉのような強磁性
体からなる磁性体プラグ２３、２４が設けられている。
また、層間絶縁膜２２上には、下層磁性体層２０とほぼ
同一形状の、例えばＮｉのような強磁性体からなる上層
磁性体層２５（図５Ａにおいては図示せず）が設けられ
ている。この場合、この上層磁性体層２５は、磁性体プ
ラグ２３、２４を介して下層磁性体層２０と接続されて
いる。したがって、これらの下層磁性体層２０、磁性体
プラグ２３、２４および上層磁性体層２５は閉ループを
なしている。

【００３９】この第５の実施形態によるモノリシック半
導体集積回路のその他の構成は、第１の実施形態による
モノリシック半導体集積回路と同様であるので、説明を
省略する。

【００４０】上述のように構成された、この第５の実施
形態によるモノリシック半導体集積回路によれば、薄膜
インダクタンス素子が、らせん状に巻かれた上層配線１
６からなるスパイラルインダクタと、これを上下左右か
ら取り囲むように設けられた、閉ループをなす下層磁性
体層２０、磁性体プラグ２３、２４および上層磁性体層
２５とにより構成されているので、この薄膜インダクタ
ンス素子に電流が流れたときに発生する磁束は、これら
の下層磁性体層２０、磁性体プラグ２３、２４および上
層磁性体層２５に集中し、それらの内部に閉じ込められ
る。このため、薄膜インダクタンス素子の外部への漏洩
磁束を大幅に低減することができる。そして、薄膜イン
ダクタンス素子を互いに隣接して複数設ける場合、これ
らの薄膜インダクタンス素子間のクロストークを抑制す
ることができる。

【００４１】次に、この発明の第６の実施形態について
説明する。この第６の実施形態によるモノリシック半導
体集積回路は、薄膜インダクタンス素子、キャパシタお
よびＪＦＥＴを同一半導体基板上に集積したものである
が、ＪＦＥＴ部の構成は第１の実施形態によるモノリシ
ック半導体集積回路と同様であるので、薄膜インダクタ
ンス素子部およびキャパシタ部についてのみ説明する。
図６はこの第６の実施形態によるモノリシック半導体集
積回路を示し、特にその薄膜インダクタンス素子部およ
びキャパシタ部を示したものである。

【００４２】図６に示すように、この第６の実施形態に
よるモノリシック半導体集積回路においては、薄膜イン
ダクタンス素子３１、３２、キャパシタ３３、および配
線３４、３５、３６により低域通過型ろ波回路が構成さ
れている。薄膜インダクタンス素子３１、３２は、例え
ば第５の実施形態による薄膜インダクタンス素子と同様
に構成されている。キャパシタ３３は、例えば金属−絶
縁体−金属（ＭＩＭ）構造の薄膜キャパシタにより構成
されている。配線３４、３５、３６はマイクロストリッ
プ線路である。また、薄膜インダクタンス素子３１、３
２の下層配線１５およびキャパシタ３３の下層電極は配
線３４を介して互いに接続されている。この配線３４
は、例えば、薄膜インダクタンス素子３１、３２の下層
配線１５と同一層の材料により形成される。また、薄膜
インダクタンス素子３１、３２の上層配線１６は配線３
５と接続されている。キャパシタ３３の上層電極は配線
３６を介して接地されている。これらの配線３５、３６
は、例えば、薄膜インダクタンス素子３１、３２の上層
配線１６と同一層の材料により形成される。

【００４３】上述のように構成された、この第６の実施
形態によるモノリシック半導体集積回路によれば、薄膜
インダクタンス素子３１、３２は第５の実施形態による
薄膜インダクタンス素子と同様に構成されているため、
これらの薄膜インダクタンス素子３１、３２の外部への
漏洩磁束は大幅に低減されている。このため、これらの
薄膜インダクタンス素子３１、３２間のクロストークが
有効に抑制されているので、これらの薄膜インダクタン
ス素子３１、３２をそれらの下層磁性体層２０および上
層磁性体層２５同士が互いに接触しない程度に近接して
設けることができる。これにより、このモノリシック半
導体集積回路における低域通過型ろ波回路の占有面積
を、薄膜インダクタンス素子３１、３２単体の寸法が許
す程度まで縮小することができる。

【００４４】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。

【００４５】例えば、上述の第２〜第４の実施形態にお
ける磁心１８並びに第５の実施形態における下層磁性体
層２０、磁性体プラグ２３、２４および上層磁性体層２
５は、Ｎｉにより構成されているが、Ｎｉ以外の強磁性
体、例えばＣｏ、Ｆｅ、フェライトなどにより構成して
もよい。

【００４６】また、上述の第１〜第５の実施形態におい
ては、下層配線１５および上層配線１６の材料としてＴ
ｉ／Ａｕ二層膜を用いているが、このＴｉ／Ａｕ二層膜
の代わりに、例えばＴｉ／Ａｕ／Ｐｔ三層膜などの他の
導電膜を用いてもよい。

【００４７】また、上述の第３および第４の実施形態に
おいて、磁心１８は長方形状の平面形状を有するが、こ
の磁心１８は、閉ループであれば、他の平面形状、例え
ば円形リング状であってもよい。さらに、下層配線１５
および上層配線１６は、必ずしも磁心１８に沿って均一
に配置されている必要はない。

【００４８】また、上述の第６の実施形態において、薄
膜インダクタンス素子３１、３２は第５の実施形態によ
る薄膜インダクタンス素子と同様に構成されているが、
これは、第１〜第４の実施形態による薄膜インダクタン
ス素子と同様に構成されたものであってもよい。

【００４９】さらに、上述の第１〜第６の実施形態にお
いて、ＪＦＥＴの代わりに例えば金属−半導体電界効果
トランジスタ（ＭＥＳＦＥＴ）を用いてもよい。

【００５０】

【発明の効果】以上説明したように、この発明によれ
ば、薄膜インダクタンス素子を構成する配線に電流が流
れたときに発生する磁束が閉ループをなすようにその配
線が設けられ、あるいは、強磁性体からなる磁束集中部
材が、配線と鎖交し、かつ、閉ループをなすように設け
られているので、薄膜インダクタンス素子により発生し
た磁束はその内部に閉じ込められ、このため薄膜インダ
クタンス素子の外部への漏洩磁束を従来に比べて大幅に
低減することができる。そして、これによって、薄膜イ
ンダクタンス素子を互いに隣接して複数設ける場合、こ
れらの薄膜インダクタンス素子間のクロストークを抑制
することができるので、これらの薄膜インダクタンス素
子を密に配置することができる。したがって、半導体装
置のチップ面積を縮小することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態によるモノリシック
半導体集積回路を示す平面図および断面図である。

【図２】この発明の第２の実施形態によるモノリシック
半導体集積回路を示す平面図および断面図である。

【図３】この発明の第３の実施形態によるモノリシック
半導体集積回路を示す平面図および断面図である。

【図４】この発明の第４の実施形態によるモノリシック
半導体集積回路を示す平面図および断面図である。

【図５】この発明の第５の実施形態によるモノリシック
半導体集積回路を示す平面図および断面図である。

【図６】この発明の第６の実施形態によるモノリシック
半導体集積回路を示す平面図である。

【図７】従来のモノリシック半導体集積回路を示す平面
図および断面図である。

【符号の説明】

１ 半絶縁性ＧａＡｓ基板 ２ 絶縁膜 ３ ｎ型チャネル領域 ４ ゲート領域 ５ ゲート電極 ６ ソース電極 ７ ドレイン電極 ８、１２、１３ 配線 １１、１９、２１、２２ 層間絶縁膜 １４ パッシベ−ション膜 １５ 下層配線 １６ 上層配線 １７ 中心軸 １８ 磁心 ２０ 下層磁性体層 ２３、２４ 磁性体プラグ ２５ 上層磁性体層

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に設けられた配線からなる
   薄膜インダクタンス素子において、 上記配線に電流が流れたときに発生する磁束が閉ループ
   をなすように上記配線が設けられていることを特徴とす
   る薄膜インダクタンス素子。
2. 【請求項２】 強磁性体からなる磁束集中部材が上記閉
   ループに沿って設けられていることを特徴とする請求項
   １記載の薄膜インダクタンス素子。
3. 【請求項３】 半導体基板上に設けられた配線からなる
   薄膜インダクタンス素子において、 強磁性体からなる磁束集中部材が、上記配線と鎖交し、
   かつ、閉ループをなすように設けられていることを特徴
   とする薄膜インダクタンス素子。
4. 【請求項４】 半導体基板上に設けられた配線からなる
   薄膜インダクタンス素子を有する半導体装置において、 上記配線に電流が流れたときに発生する磁束が閉ループ
   をなすように上記配線が設けられていることを特徴とす
   る半導体装置。
5. 【請求項５】 強磁性体からなる磁束集中部材が上記閉
   ループに沿って設けられていることを特徴とする請求項
   ４記載の半導体装置。
6. 【請求項６】 半導体基板上に設けられた配線からなる
   薄膜インダクタンス素子を有する半導体装置において、 強磁性体からなる磁束集中部材が、上記配線と鎖交し、
   かつ、閉ループをなすように設けられていることを特徴
   とする半導体装置。