JPS61251162A - 半導体抵抗素子の構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体集積回路においては、トランジスタと共に抵抗素
子を同一チップ上に同時に形成する手法が多く用いられ
るが、高集積化に伴いその配線層も多層化し、抵抗素子
形成領域の上を絶縁膜を介して、他の配線ラインが通過
する構造も避けられなくなってきている。この場合の他
の配線ライン信号の抵抗素子に対する影響をなくした抵
抗素子の構造を述べる。

〔産業上の利用分野〕

本発明は、半導体集積回路でトランジスタと共に形成さ
れる抵抗素子の構造に関する。

半導体集積回路では、チップ上にトランジスタの形成と
共に、回路素子間あるいは入出力部を接続する抵抗素子
を同時に形成する手段が多く用いられている。

抵抗素子は、一般にトランジスタの活性領域を形成する
のと同様に、不純物の導入拡散を行って形成される。

半導体集積回路の集積度の向上に伴って、その電極を相
互に接続する配線ラインの構造も緻密となり多層配線構
造も採用されているが、設計上、基板の抵抗素子形成領
域の上を通過せざるを得ないことも屡発生する。

このような場合、微弱信号を扱う入力側の抵抗上を大き
な出力信号が通過すると、抵抗は半導体により形成され
ているので、抵抗を流れる電流は出力信号の影響を受け
て変化する。

これは集積回路の総合特性に悪影響を及ぼす。

特に高出力を取り扱う、リニヤ増幅回路を含んだ集積回
路では問題が大きいので改善が要望されている。

〔従来の技術〕

従来の抵抗素子の構造を第３図面の簡単な説明する。

同図にに示す構造では、ｐ型シリコン基板１上に成長さ
せたｎ型エピタキシアル層２よりなる基板を用い、抵抗
素子の形成領域は、トランジスタの素子領域とはアイソ
レーション領域３により分離されている。

シリコン基板に抵抗素子領域４が形成され、酸化膜、窒
化膜等の絶縁膜５が積層され、抵抗の両端にはアルミニ
ウム配線ライン接続用のコンタクト窓６が開口される。

次いで、その上に配線う・″、ノア、８．９が蒸着され
る。配線ライン７．８は、直接抵抗素子の両端に接続さ
れているが、配線ライン９は別のトランジスタ、あるい
は回路に接続された配線ラインとする。

配線ライン７．８と９とは同時に形成される場合もある
が、配線ライン９は、更に絶縁膜を積層した後、形成さ
れることもある。

抵抗素子は、ｎ型エピタキシアル層内に形成されている
ので、素子そのものはｐ型の不純物拡散層として形成さ
れる。

〔発明が解決しようとする問題点〕

上記に述べた、従来の抵抗素子形成方法では、配線ライ
ン９が高出力のトランジスタの出力側に接続されている
場合、出力信号によって抵抗素子を流れる多数キャリヤ
が影響をうけ、恰も抵抗のそのものが出力により変調を
受けたような現象を呈する。

一例として、配線ライン９に数１０ボルトの信号がのっ
た場合、実効的に抵抗値が数％から５％程度変化するこ
とが認められている。

これは集積回路の総合特性に悪影響を与えるので、これ
を避けるため、従来から高出力側の配線ラインは出来る
だけ、微小信号側の素子形成領域の上を通過しないよう
配線パターンの設計上の配慮を必要としている。

〔問題点を解決するための手段〕

上記問題点は、半導体基板に形成された抵抗素子領域と
、基板上に積層された絶縁膜と、絶縁膜上に抵抗素子領
域の両端部に接続された配線ラインを形成するに当たり
、配線ラインの一部を絶縁膜上で部分的に延長して、抵
抗素子領域を覆うごとき遮蔽部を設けた本発明の構造に
よって解決される。

〔作用〕

抵抗素子領域に接続された配線ラインの一部に、抵抗素
子領域を覆う形で遮蔽部を設けたことにより、これにク
ロスした別の配線ラインの電気的影響を完全にとり除く
ことが出来る。

〔実施例〕

本発明による一実施例を図面により詳細説明する。

第１図は本発明の平面図、第２図はその断面図を示す。

従来の技術の項で説明せる符号は、そのまま用いるので
説明を省略する。

この構造で、特に従来と異なるのは配線ライン８の構造
である。即ち１．配線ラインはコンタクト窓を出た後、
抵抗素子領域４を覆うごとき形状で、配線ラインの引出
し方向とは逆の遮蔽部１０を絶縁膜の上に形成している
。

従って、他の回路と接続している配線ライン９は、絶縁
膜、およびアルミニウムで形成された遮蔽部を介して、
抵抗素子と対向してクロスする構造となっている。

遮蔽部１０の存在によって、配線ライン９に乗った信号
は、抵抗素子形成領域に殆ど影響を与えない、。

上記のごとき配線ライン８の形成は、第１の配線層形成
の時に、配線層のパターンニングにより同時に形成され
る。また、このような遮蔽部１０の形成は、配線ライン
の一方のみに形成しても良いが、両配線ライン７．８よ
り同様に突出した遮蔽部を形成することによって、同じ
効果を期待出来る。

このような遮蔽部を形成することにより、配線ライン９
と配線ライン７．８との間のカップリング容量が増加す
ることが考えられるが、集積回路の構造では、その寸法
は微細でその容量も小さく、従って、その影響は先に述
べた抵抗素子の抵抗値の変化に比して僅かである。

〔発明の効果〕

以上に説明せるごとく、高出力のリニヤ増幅回路を含ん
だ高集積回路において、その高出力側の配線ラインが、
基板に形成された別の抵抗素子領域をクロスする場合に
おいても、その悪影響を避けることが可能となり、集積
回路の総合特性の改善に寄与する。

【図面の簡単な説明】

第１図、第２図はそれぞれ本発明にかかわる抵抗素子構
造の平面図および断面図、 第３図は従来の方法による抵抗素子構造の断面図を示す
。 図面において、 １はｐ型シリコン基板、 ２はｎ型エピタキシアル層、 ３はアイソレーション領域、 ４は抵抗素子領域、 ５は絶縁膜、 ６はコンタクト窓、 ？、８．９は配線ライン、 １０は遮蔽部、 をそれぞれ示す。 不姶朝Ｉ＝ｈ’ｕ・旬ル抗案カ」ｉ平面図第１図 享発叫；η−Ｄ−ｈ　１丞抗１蹟庄ｍ圃第２図 イ！Ｊｓｉ；ｉ、；、ｒうＡｉｊＪｌｉｔ　ｒ＃Ｉｒｒ
ｒＡ第３図

Claims (1)

【特許請求の範囲】
1. 　半導体基板に形成された抵抗素子領域（４）と、該基
   板上に積層された絶縁膜（５）と、該絶縁膜上に形成さ
   れ、前記抵抗素子領域に接続された配線ライン（７）、
   （８）よりなる抵抗素子構造において、該配線ラインの
   一部を部分的に延長して、抵抗素子領域を覆う遮蔽部（
   １０）を設けたことを特徴とする半導体抵抗素子の構造
   。