JPH08204209A - 半導体複合センサ - Google Patents

Abstract

(57)【要約】 【目的】ピエゾゲージ抵抗を用い、高精度化及び高信頼
化された半導体複合センサを提供する。 【構成】複数の半導体ピエゾゲージ抵抗を直列に接続し
て使用する半導体複合センサにおいて、等しい抵抗値を
有する一方の抵抗の高電位端子と他方の抵抗の基板とを
等電位接続すべく抵抗素子を分離し、それぞれの抵抗素
子となる半導体領域とその基板電位との電位差を等しく
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は化学プラント，製鉄所，
発電所などで流量や圧力を検出するセンサに係り、特に
長期間使用しても高精度が維持される高信頼の半導体複
合センサに関する。

【０００２】

【従来の技術】シリコンのピエゾ抵抗効果を使用した圧
力センサとして従来から種々の技術が提案されている。

【０００３】例えば、PROCEEDINGS OF THE 3RD SENSOR
SYMPOSIUM(1983)におけるSusumu Sugiyama等による“Mi
niature Piezoresistive Strain and Pressure Sensors
with On-Chip Circuitry”と題する文献に示されるよう
に、２つのピエゾ抵抗素子をｐｎ分離された同一のｎ型
半導体領域に形成されているものが知られている。

【０００４】また他の従来例として、実開平3−76139号
公報においても同様の構造が開示されている。

【０００５】

【発明が解決しようとする課題】しかしながら、これら
の技術は同一の電位を有するｎ型の基板中に２つのピエ
ゾ抵抗素子が直列に接続されているため、抵抗領域と基
板との電位差が２つのピエゾ抵抗素子毎に異なってお
り、基板の電位が抵抗領域に与える影響の違いにより同
一の抵抗値を実現するのは困難であった。

【０００６】本発明は、高精度化，高信頼化を図ること
ができる半導体複合センサを提供すること目的とする。

【０００７】

【課題を解決するための手段】少なくとも２つのピエゾ
抵抗を接続して使用する半導体複合センサであって、前
記２つのピエゾ抵抗は同一の形状を有すると共に、各々
独自の電位を有する半導体領域に包囲され、且つ前記２
つのピエゾ抵抗と前記半導体領域間の電位差を夫々一定
とすることを特徴としている。

【０００８】また２つの半導体領域に夫々独自の電位を
持たせるために、両半導体領域間に電気的な干渉が無い
ように両半導体領域を配置し、両半導体領域に対し違う
供給源から電圧を供与している。

【０００９】また上記のようなピエゾ抵抗素子を持って
ブリッジ回路を形成する際に、少なくとも直列に接続さ
れる２つのピエゾ抵抗を同じものとし、このピエゾ抵抗
を包囲する半導体領域の中でも、電圧供給源側に位置す
るピエゾ抵抗を包囲する半導体領域に対しては電圧供給
源の電圧を印加し、もう一方のピエゾ抵抗を包囲する半
導体領域に対しては、電圧供給源側のピエゾ抵抗の電圧
降下分を差し引いた電圧供給源の電圧を印加している。

【００１０】そして少なくとも２つの同一のピエゾ抵抗
が、直列に接続される際、両ピエゾ抵抗の負側、或いは
正側の電極でピエゾ抵抗を覆うように配置している。ま
たこの時片方のピエゾ抵抗が負側の電極によって覆われ
た場合にはもう片方のピエゾ抵抗も負側の電極を持って
配置している。これは正側の場合であっても同様として
いる。

【００１１】

【作用】本発明によれば２以上のピエゾ抵抗を包囲する
半導体領域をピエゾ抵抗毎に設け、且つ各半導体領域同
士を電気的な干渉が無いように配置したため、各半導体
領域が独自の電位を持つことができる。また独自の電位
を持つことができるから各ピエゾ抵抗が如何なる電位を
持っていても、それを包囲する各半導体領域との電位差
を一定とすることによって、ピエゾ抵抗と半導体領域と
の逆バイアス電圧を等しくできるからピエゾ抵抗と半導
体領域の間に出現する空乏層の幅を同一のものとするこ
とができる。即ちピエゾ抵抗に干渉する空乏層の幅も一
定のものとできるから、特に同じ抵抗を用いた場合空乏
層の影響による抵抗の変化を一定のものできる。

【００１２】次に本発明によれば、直列に接続された２
つの同一のピエゾ抵抗を覆うようにしてピエゾ抵抗の入
力或いは出力端子電極を配置するようにしたので、電極
とピエゾ抵抗間に蓄積層を形成せしめ、且つ２つのピエ
ゾ抵抗の電圧降下分と電極がピエゾ抵抗に与える影響を
一定のものとでき、出現する蓄積層の幅を一定のものと
できるから半導体層の表面からの電気的影響に対して電
極がシールドの役を成すと共に蓄積層の影響によるピエ
ゾ抵抗の変化を一定のものとできる。

【００１３】また本発明によれば４つのピエゾ抵抗を持
ってブリッジ回路を形成した場合、ブリッジ回路の少な
くとも直列に接続される２つのピエゾ抵抗を同一のもの
とし、２つのピエゾ抵抗を包囲する半導体領域との電位
差を同じくするために２つの半導体領域の内、電気的に
正側に位置するピエゾ抵抗を包囲する半導体領域には、
正側のピエゾ抵抗に与えられる電圧と同一のものを印加
して電位を有し、負側のピエゾ抵抗を包囲する半導体領
域には正側に与えられた電圧より正側ピエゾ抵抗の電圧
降下分を差し引いたものを与えて電位を有することによ
って達成している。

【００１４】以上により高精度化のみならず出力ドリフ
トが低減された高信頼の半導体複合センサが得られる。
さらにブリッジを形成する際、全てのピエゾ抵抗、それ
を包囲する半導体領域及びピエゾ抵抗上に配置される電
極を同じものとし、電圧的に同一条件とすることによっ
ていかなる使用条件及び使用環境においても、全ての抵
抗を等しくできるので出力補正回路が不要となり、高精
度，高信頼の半導体複合センサが得られる。

【００１５】

【実施例】以下、本発明の一実施例を図を用いて説明す
る。

【００１６】図１は本発明の半導体複合センサの第１実
施例を示す概略断面図である。図において１１〜１５は
ｎ型半導体領域であり、ｐ型半導体領域３１〜３３上に
形成されている。５１，５２はゲージ抵抗体となるｐ型
半導体領域であり、それぞれのゲージ抵抗体の両端には
高不純物濃度のｐ+ 型半導体領域４１ａ及び４１ｂ，４
２ａ及び４２ｂが隣接して形成されている。またｐ型半
導体領域５１，ｐ+ 型半導体領域４１ａ及び４１ｂの外
側を取り囲むようにｎ型半導体領域１１を介して高不純
物濃度のｎ+ 型半導体領域２１が形成され、ｐ型半導体
領域５２，ｐ+型半導体領域４２ａ及び４２ｂの外側を
取り囲むようにｎ型半導体領域１２を介して高不純物濃
度のｎ+ 型半導体領域２２が形成されている。さらに本
発明の特徴とする高不純物濃度のｐ+ 型半導体領域６１
がｎ+ 型半導体領域２１の外側を取り囲むようにｎ型半
導体領域１１を介し、ｐ型半導体領域３１及び３２と連
結するよう形成され、また高不純物濃度のｐ+ 型半導体
領域６２がｎ+ 型半導体領域２２の外側を取り囲むよう
にｎ型半導体領域１２を介し、ｐ型半導体領域３２及び
３３と連結するよう形成されている。８１〜８８は半導
体表面に形成された二酸化珪素あるいは二酸化珪素とリ
ンガラス等の複合膜からなる絶縁膜である。これらの絶
縁膜には開口部が設けられ、高不純物濃度のｐ+ 型半導
体領域４１ａ及び４１ｂにはそれぞれ電極７１ａ，７１
ｂがオーミック接触して形成され、ｎ+ 型半導体領域２
１には電極７１ｃがオーミック接触して形成され、高不
純物濃度のｐ+ 型半導体領域４２ａ及び４２ｂにはそれ
ぞれ電極７２ａ，７２ｂがオーミック接触して形成さ
れ、ｎ+ 型半導体領域２２には電極７２ｃがオーミック
接触して形成されている。さらに、ｐ+ 型半導体領域６
１には電極７０がオーミック接触して形成されている。
９１は高不純物濃度のｐ+ 型半導体領域４１ａ，４１ｂ
とｎ型半導体領域１１からなるｐｎ接合を跨ぎ、高不純
物濃度のｎ+ 型半導体領域２１とｎ型半導体領域１１か
らなるｎ+ ｎ接合を跨ぎ、ｐ+ 型半導体領域４１ａある
いは４１ｂと高不純物濃度のｎ+ 型半導体領域２１に挟
まれたｎ型半導体領域１１の表面とｐ型半導体領域５１
の表面を覆い、さらに電極７１ａと電気的に接続された
導電体である。また９２は高不純物濃度のｐ+ 型半導体
領域４２ａ，４２ｂとｎ型半導体領域１２からなるｐｎ
接合を跨ぎ、高不純物濃度のｎ+ 型半導体領域２２とｎ
型半導体領域１２からなるｎ+ ｎ接合を跨ぎ、ｐ+ 型半
導体領域４２ａあるいは４２ｂと高不純物濃度のｎ+ 型
半導体領域２２に挟まれたｎ型半導体領域１２の表面と
ｐ型半導体領域５２の表面を覆い、さらに電極７２ａと
電気的に接続された導電体である。また、電極７１ａか
ら電極端子101が取り出され、電極７１ｂ，７１ｃ及び
７２ａは電気的に接続され電極端子103が取り出され、
電極７２ｂ及び７２ｃは電気的に接続され電極端子１０
２が取り出されている。このように、ゲージ抵抗体とな
るｐ型半導体領域である５１，５２は電極端子１０１と
１０２間では直列に接続された構成となっており、ｐ型
半導体領域である５１と５２が等しい抵抗値を有する場
合、電極端子１０３の電位は電極端子１０１と電極端子
１０２に印加された電圧の半分の電位に保つことができ
る。

【００１７】図２は本発明の抵抗ブリッジが構成される
半導体複合センサの第２実施例を示す概略断面図であ
る。図２において１１〜１８はｎ型半導体領域であり、
ｐ型半導体領域３１〜３５上に形成されている。５０〜
５３はゲージ抵抗体となるｐ型半導体領域であり、それ
ぞれのゲージ抵抗体の両端には高不純物濃度のｐ+ 型半
導体領域４０ａ及び４０ｂ，４１ａ及び４１ｂ，４２ａ
及び４２ｂ，４３ａ及び４３ｂが隣接して形成されてい
る。またｐ型半導体領域５０，ｐ+ 型半導体領域４０ａ
及び４０ｂの外側を取り囲むようにｎ型半導体領域１６
を介して高不純物濃度のｎ+ 型半導体領域２０が形成さ
れ、ｐ型半導体領域５１，ｐ+ 型半導体領域４１ａ及び
４１ｂの外側を取り囲むようにｎ型半導体領域１１を介
して高不純物濃度のｎ+ 型半導体領域２１が形成され、
ｐ型半導体領域５２，ｐ+ 型半導体領域４２ａ及び４２
ｂの外側を取り囲むようにｎ型半導体領域１２を介して
高不純物濃度のｎ+ 型半導体領域２２が形成され、ｐ型
半導体領域５３，ｐ+ 型半導体領域４３ａ及び４３ｂの
外側を取り囲むようにｎ型半導体領域１７を介して高不
純物濃度のｎ+ 型半導体領域２３が形成されている。さ
らに本発明の特徴とする高不純物濃度のｐ+ 型半導体領
域６０がｎ+ 型半導体領域２０の外側を取り囲むように
ｎ型半導体領域１６を介し、ｐ型半導体領域３１及び３
４と連結するよう形成され、高不純物濃度のｐ+ 型半導
体領域６１がｎ+ 型半導体領域２１の外側を取り囲むよ
うにｎ型半導体領域１１を介し、ｐ型半導体領域３１及
び３２と連結するよう形成され、高不純物濃度のｐ+ 型
半導体領域６２がｎ+ 型半導体領域２２の外側を取り囲
むようにｎ型半導体領域１２を介し、ｐ型半導体領域３
２及び３３と連結するよう形成され、高不純物濃度のｐ
+ 型半導体領域６３がｎ+型半導体領域２３の外側を取
り囲むようにｎ型半導体領域１７を介し、ｐ型半導体領
域３３及び３５と連結するよう形成されている。なお図
２では説明を簡単にするため図１で説明した半導体表面
に形成された絶縁膜や電極さらに導電体は省略してい
る。

【００１８】また、高不純物濃度の各半導体領域には図
示はしていないが電極が形成されており、それらの電極
を介して、ｐ+ 型半導体領域４０ａと４１ａは電気的に
接続され電極端子１０１が取り出され、ｐ+ 型半導体領
域４０ｂとｎ+ 型半導体領域２０さらにｐ+ 型半導体領
域４３ａは電気的に接続され電極端子１０４が取り出さ
れ、ｐ+ 型半導体領域４１ｂとｎ+ 型半導体領域２１さ
らにｐ+ 型半導体領域４２ａは電気的に接続され電極端
子１０３が取り出され、ｐ+ 型半導体領域42ｂとｎ+ 型
半導体領域２２とｐ+ 型半導体領域４３ｂさらにｎ+ 型
半導体領域２３は電気的に接続され電極端子１０２が取
り出されている。

【００１９】以上述べた電極端子１０１〜１０４が抵抗
ブリッジ回路の端子となる。

【００２０】図３は図１及び図２に示した本発明による
ゲージ抵抗を半導体複合センサに適用した回路図であ
る。この図で、ＲｇＬ１，ＲｇＬ２，ＲｇＴ１及びＲｇ
Ｔ２は差圧センサのゲージ抵抗であり、図２に示したゲ
ージ抵抗体となるｐ型半導体領域５２はＲｇＬ１に含ま
れ、ｐ型半導体領域５３はＲｇＴ１に含まれ、ｐ型半導
体領域５０はＲｇＬ２に含まれ、ｐ型半導体領域５１は
ＲｇＴ２に含まれている。

【００２１】ここで、電極端子１０１を基準電位のアー
スに接続し、電極端子１０２に正電圧を印加した状態で
差圧に比例したブリッジ出力ΔＥｄが電極端子１０３と
104間に得られる。

【００２２】このような回路構成に本発明によるゲージ
抵抗を適用することにより、高精度で高信頼の半導体圧
力センサを得ることができる。以下に、図面を参照しそ
の動作について説明する。

【００２３】図４は本発明の基本構成である図１に示し
た直列に接続された抵抗体の両端に電圧を印加した場合
の断面模式図である。電極端子１０１をアース電位と
し、電極端子１０２に３Ｖ印加した場合、ゲージ抵抗５
１と５２の値が同じであれば、電極端子１０３の電位は
１.５Ｖ となる。この場合、ｐ+ 型半導体領域４１ａ，
４１ｂ及びゲージ抵抗５１からなるｐ型半導体とｎ型半
導体領域１１からなるｐｎ接合の両側に空乏層２０１が
広がるが、ｐ+ 型半導体領域４２ａ，４２ｂ及びゲージ
抵抗５２からなるｐ型半導体とｎ型半導体領域１２から
なるｐｎ接合の両側に広がる空乏層２０２とは同一形状
をしているところに特徴があり、基本的にゲージ抵抗５
１と５２の値は所定の値に揃えることができる。さら
に、電極７０を一定の電位のアースに接続しておくと、
ｐ+ 型半導体領域６１，ｐ型半導体領域３１，３２のそ
れぞれとｎ型半導体領域１１からなるｐｎ接合の両側に
は１.５Ｖ の逆バイアス電圧による空乏層２１１が広が
っている。一方、図４の左に示したゲージに関しては、
ｎ型半導体領域１２の電位が３Ｖになっているため、ｐ
+ 型半導体領域６２，ｐ型半導体領域３２，３３のそれ
ぞれとｎ型半導体領域１２からなるｐｎ接合の両側には
３Ｖの逆バイアス電圧による空乏層２１２が広がってい
るが、ブリッジを構成する抵抗値には無関係となり、高
精度化や高信頼化に対して悪影響を与えない。

【００２４】図５〜図７は本発明が高精度化や高信頼化
に対して効果のあることを説明するための詳細な図であ
る。図５において、７１ａがアース電位、７１ｂおよび
71ｃは１.５Ｖ の電位になっている場合について記載し
ている。まず、半導体内部について説明する。ｎ型半導
体領域１１は１.５Ｖ の電位であり、ｐ+ 型半導体領域
４１ａがアース電位であるから、ｎ型半導体領域１１と
ｐ+ 型半導体領域41ａの間には１.５Ｖ の逆バイアス電
圧が印加されるが、ｎ型半導体領域１１とｐ+型半導体
領域４１ｂとは同電位であるから、空乏層２０１はｐ+
型半導体領域４１ａ側で大きく広がり、ｐ型半導体領域
５１とｎ型半導体領域１１からなるｐｎ接合の両側に広
がる空乏層幅はｐ+ 型半導体領域４１ｂに近づくにつれ
狭くなり、ｐ+ 型半導体領域４１ｂ側では熱平衡状態で
存在する空乏層幅になる。このような空乏層のうち、ｎ
型半導体領域に広がる空乏層は抵抗値に無関係である
が、ゲージ抵抗となるｐ型半導体領域５２に広がる空乏
層は電流が流れる通路を狭めるので、抵抗値を高める。
また図５において、括弧内の符号は図４における左側の
ゲージ抵抗について記載したものであり、半導体内部の
空乏層２０２の広がり方は２０１と全く同一である。そ
の理由は、ｐ+型半導体領域４２ａが１.５Ｖの電位であ
りｎ型半導体領域１２が３Ｖの電位であるから、ｎ型半
導体領域１２とｐ+ 型半導体領域４２ａの間には１.５
Ｖ の逆バイアス電圧が印加される。さらに、ｎ型半導
体領域１２とｐ+ 型半導体領域４２ｂとは同電位である
から、空乏層２０２はｐ+ 型半導体領域４２ａ側で大き
く広がり、ｐ型半導体領域５２とｎ型半導体領域１２か
らなるｐｎ接合の両側に広がる空乏層幅はｐ+ 型半導体
領域４２ｂに近づくにつれ狭くなり、ｐ+ 型半導体領域
４２ｂ側では熱平衡状態で存在する空乏層幅になる。

【００２５】続いて、半導体表面について述べる。ま
ず、ｐ型半導体領域５１上について説明する。電極７１
ａ及びこれに接触している導電体９１がアース電位であ
り、電極７１ｂが１.５Ｖ の電位を有していると、ｐ型
半導体領域５１の右端がアース電位、左端が１.５Ｖ の
電位となる電位分布を有する。この結果、ｐ型半導体領
域５１の右端の表面と導電体９１との間には電界効果作
用が働かなく、左端の表面に対して導電体９１が負の
１.５Ｖ の電界効果作用が働くので、図６に示したよう
にｐ型半導体領域上には正孔が蓄積した蓄積層３０１が
形成される。この蓄積層３０１はｐ型半導体領域５１の
左側になるほど顕著である。なお、図６において、Ｖ_G
はｐ型半導体領域５１に対して実効的に負の電位を有す
る導電体９１の電位を示す。

【００２６】ゲージ抵抗となるｐ型半導体領域５１に広
がる空乏層は電流が流れる通路を狭めるので抵抗値を高
めるが、ｐ型半導体領域５１上に形成される蓄積層は抵
抗値を下げる効果があるので、全体としては抵抗値の変
動を相殺する。

【００２７】次に、ｎ型半導体領域１１上について説明
する。導電体９１がアース電位であり、電極７１ｃが
１.５Ｖ の電位を有していると、ｎ型半導体領域１１も
同様に１.５Ｖ の電位を有する。この結果、ｎ型半導体
領域１１の表面と導電体９１との間には電界効果作用が
働くので、図７に示したようにｎ型半導体領域１１上に
は電子が欠乏した空乏層２０１が形成される。なお、図
７において、Ｖ_G はｎ型半導体領域１１に対して実効的
に負の電位を有する導電体９１の電位を示す。この空乏
層２０１は電流の通路にないので、ブリッジを構成する
抵抗値には無関係となり、高精度化や高信頼化に対して
悪影響を与えない。

【００２８】以上述べた半導体表面に関する動作につい
ても、図６及び図７に示した括弧内外符号に対して図５
で説明したのと同様の作用があることから、全く同一で
ありここでは説明を省略する。

【００２９】図８は本発明の動作の説明に用いた図４に
示した高不純物濃度のｐ+ 型半導体領域６１及び６２が
無い場合の動作説明図であり、直列に接続された抵抗体
の両端に電圧を印加した場合の断面模式図である。電極
端子１０１をアース電位とし、電極端子１０２に３Ｖ印
加した場合、ゲージ抵抗５１と５２の値が同じであれ
ば、電極端子１０３の電位は１.５Ｖ となる。この場
合、ｐ+ 型半導体領域41ａ，４１ｂ及びゲージ抵抗５１
からなるｐ型半導体とｎ型半導体領域１０からなるｐｎ
接合の両側に空乏層２０１が広がるが、ｐ+ 型半導体領
域４２ａ，４２ｂ及びゲージ抵抗５２からなるｐ型半導
体とｎ型半導体領域１０からなるｐｎ接合の両側に広が
る空乏層２０２とは異なった形状をしており、基本的に
ゲージ抵抗５１と５２の値は所定の値に揃えることがで
きない。

【００３０】図９及び図１０はその理由について説明す
るための詳細な図である。図９において、７１ａがアー
ス電位、７１ｂおよび７１ｃは電極端子１０２と同じ３
Ｖの電位になっている場合について記載している。ま
ず、半導体内部について説明する。ｎ型半導体領域１０
は３Ｖの電位であり、ｐ+ 型半導体領域４１ａがアース
電位であるから、ｎ型半導体領域１０とｐ+ 型半導体領
域４１ａの間には３Ｖの逆バイアス電圧が印加される
が、ｎ型半導体領域１０が３Ｖ、ｐ+ 型半導体領域４１
ｂが１.５Ｖ になっているから、空乏層２０１はｐ+ 型
半導体領域４１ａ側で大きく広がり、ｐ型半導体領域５
１とｎ型半導体領域１０からなるｐｎ接合の両側に広が
る空乏層幅はｐ+ 型半導体領域４１ｂに近づくにつれ狭
くなり、ｐ+型半導体領域４１ｂ側では１.５Ｖ の逆バ
イアス電圧で広がる空乏層幅になる。このような空乏層
のうち、ｎ型半導体領域に広がる空乏層は抵抗値に無関
係であるが、ゲージ抵抗となるｐ型半導体領域５１に広
がる空乏層は電流が流れる通路を狭めるので、抵抗値を
高める。また図１０に示した７２ａが１.５Ｖ の電位、
７２ｂおよび７２ｃは電極端子１０２と同じ３Ｖの電位
になっている場合について記載している。ｎ型半導体領
域１０は３Ｖの電位であり、ｐ+ 型半導体領域４２ａが
１.５Ｖ の電位であるから、ｎ型半導体領域１０とｐ+
型半導体領域４２ａの間には１.５Ｖ の逆バイアス電圧
が印加されるが、ｎ型半導体領域１０が３Ｖ，ｐ+ 型半
導体領域４２ｂが３Ｖになっているから、空乏層２０２
はｐ+型半導体領域４２ａ側で大きく広がり、ｐ型半導
体領域５１とｎ型半導体領域１０からなるｐｎ接合の両
側に広がる空乏層幅はｐ+ 型半導体領域４２ｂに近づく
につれ狭くなり、ｐ+ 型半導体領域４２ｂ側では熱平衡
状態で広がる空乏層幅になる。

【００３１】以上述べたように空乏層２０１と２０２の
幅は大きく異なり、特にゲージ抵抗となるｐ型半導体領
域５１に広がる空乏層幅はｐ型半導体領域５２に広がる
ものより広く、結果的に同一の拡散形状を有する抵抗を
形成しても、ｐ型半導体領域５１の実質的な抵抗値はｐ
型半導体領域５２の抵抗値より高くなる。このため、圧
力がかかっていなくても、図３に示した抵抗ブリッジ回
路のバランスが崩れ、高精度な圧力センサが得られな
い。

【００３２】続いて、半導体表面について述べる。ま
ず、ｐ型半導体領域５１及び５２上については図５及び
図６で説明したのとほぼ同様であり、ここでは省略す
る。ｎ型半導体領域１０上について説明する。導電体９
１がアース電位であり、電極71ｃが３Ｖの電位を有して
いると、ｎ型半導体領域１０も同様に３Ｖの電位を有す
る。この結果、ｎ型半導体領域１０の表面と導電体９１
との間には３Ｖの電界効果作用が働くので、図９に示し
たように導電体９１の直下のｎ型半導体領域１１０上に
は電子が欠乏した空乏層２０１が形成される。しかし、
図１０に示したように、導電体９２の電位が１.５Ｖ 、
ｎ型半導体領域１０の電位が３Ｖであるから、ｎ型半導
体領域１０の表面と導電体９２との間には１.５Ｖ の電
界効果作用が働くのでｎ型半導体領域１０表面の空乏層
２０２の幅は２０１より狭くなる。この結果、例えばリ
ーク電流は空乏層内の体積に比例するので、ｐ型半導体
領域５１を含む抵抗のリーク電流はｐ型半導体領域５２
を含む抵抗のリーク電流より多くなり、ブリッジを構成
する抵抗のリーク電流にアンバランスが生じ高精度化や
高信頼化に対して悪影響を与える。

【００３３】次に、本発明による半導体複合センサの製
造方法について説明する。図１１（ａ)，(ｂ)，(ｃ)，
(ｄ)，(ｅ)，(ｆ)，(ｇ)，(ｈ)，(ｉ)，(ｊ）はそれぞ
れ図１に示した本発明による半導体複合センサの製造方
法を順次工程ごとに示したものである。図１１（ａ）に
示すように、まずｐ型半導体領域３０上にエピタキシャ
ル成長によって形成されたｎ型半導体領域１０を有する
Ｓｉウェハを熱酸化し表面に二酸化珪素膜８０，裏面に
二酸化珪素膜８９ａを形成する。次に、図１１（ｂ）に
示すように通常のホトエッチング技術により表面の二酸
化珪素膜８０の一部を開口し、開口部６１１にボロン等
の不純物をイオン打ち込み法あるいは熱拡散法によって
ドープし、高不純物濃度のｐ+ 型半導体領域６１をｐ型
半導体領域３０と連結するように形成する。次に、図１
１(ｃ)に示すように、通常のホトエッチング技術により
表面の二酸化珪素膜８０の一部を開口し、開口部４１１
ａ及び４１１ｂにボロン等の不純物をイオン打ち込み法
あるいは熱拡散法によってドープし、高不純物濃度のｐ
+ 型半導体領域４１ａ及び４１ｂを形成する。次に、図
１１（ｄ）に示すように、通常のホトエッチング技術に
より表面の二酸化珪素膜８０の一部を開口し、開口部２
１０にリン等の不純物をイオン打ち込み法あるいは熱拡
散法によってドープし、高不純物濃度のｎ+ 型半導体領
域２１を形成する。次に、図１１（ｅ）に示すように、
通常のホトエッチング技術により表面の二酸化珪素膜８
０の一部を開口し、開口部５１１にボロン等の不純物を
イオン打ち込み法あるいは熱拡散法によってドープし、
ゲージ抵抗となるｐ型半導体領域５１を形成する。次
に、図１１（ｆ）に示すように、表面の二酸化珪素膜８
０上に例えば多結晶シリコン膜あるいはリンやボロン等
の不純物を含むいわゆるドープト多結晶シリコン膜等の
導電膜９０をモノシランを主原料としたＣＶＤ法，プラ
ズマＣＶＤ法、あるいはマイクロ波を利用したプラズマ
ＣＶＤ法により形成する。また、裏面にはプラズマＣＶ
Ｄ法により、窒化珪素膜８９ｂを形成する。次に、図１
１(ｇ)に示すように、表面に形成された導電膜９０を通
常のホトエッチング技術により加工し、所定の大きさの
導電膜９１を形成する。さらに、半導体表面に形成され
た二酸化珪素膜のうち高不純物濃度の半導体領域６１，
４１ａ，４１ｂ，２１上の一部を開口し、開口部６１
０，４１０ａ，４１０ｂ，２１０を設ける。次に、図１
１（ｈ）に示すように、上記の開口部の高不純物濃度の
半導体領域上に通常のスパッタ法により、アルミニウム
等の金属を蒸着し、ホトエッチングにより所定の形状に
なるよう電極７０，７１ａ，７１ｂ，７１ｃを形成す
る。次に、図１１（ｉ）に示すように、少なくともゲー
ジ抵抗５１の直下にある裏面の窒化珪素膜８９ｂ及び二
酸化珪素膜８９ａの一部を通常のホトリソグラフィやド
ライエッチングにより加工し、ｐ型半導体領域３０に開
口部３００を設ける。最後に、図１１（ｊ）に示すよう
に、開口部３００をアルカリエッチングやドライエッチ
ングによりｐ型半導体領域３０をエッチングして、半導
体複合センサを製造する。

【００３４】図１２及び図１３は図３に示したゲージ抵
抗の表面からみた平面パターンであり、図１２は図３の
ＲｇＬ１，ＲｇＬ２、図１３は図３のＲｇＴ１，ＲｇＴ
２に対応する。なお、図１２及び図１３に記載した符号
のうち図１及び図２に記載したものと同一のものは説明
を省略する。図１に記載したｐ型半導体領域のゲージ抵
抗５１は図１２において、５１ａ，５１ｂ，５１ｃと３
つに分解している。さらに、これら５１ａと５１ｂ，５
１ｂと５１ｃとを連結するため、新たに高不純物濃度の
ｐ+ 型半導体領域４５１ａと４５１ｂを付加している。
この図が示すように、高不純物濃度のｎ+ 型半導体領域
２１はｎ型半導体領域１１を介して、ｐ型半導体領域５
１ａ，５１ｂ，５１ｃ及びｐ+ 型半導体領域４１ａ，４
１ｂ，４５１ａ，４５１ｂを取り囲むよう形成してい
る。このような配置にすることにより、仮にｎ型半導体
領域１１の表面がｐ型に反転しても、ゲージ抵抗５１
ａ，５１ｂ，５１ｃがつながって抵抗値を大幅に下げる
という問題を無くすことができる。さらに、導電体９１
は電極７１ａと接続され、電極７１ｂと電極７１ｃとは
隔離されているので、導電体９１と電極７１ａは同電位
となっている。この導電体９１は表面から見てゲージ抵
抗５１ａ，５１ｂ，５１ｃ及びｎ型半導体領域１１の表
面を覆っているので、外部雰囲気例えば水分や他の汚染
が有する電荷をシールドでき、高信頼化を達成できる。

【００３５】なお、図１に記載したｐ型半導体領域のゲ
ージ抵抗５２は図１３において、５２ａ，５２ｂ，５２
ｃ，５２ｄと４つに分解している。さらに、これら５２
ａと５２ｂ，５２ｂと５２ｃ，５２ｃと５２ｄとを連結
するため、新たに高不純物濃度のｐ+ 型半導体領域４５
２ａ，４５２ｂ，４５２ｃを付加している。その他の動
作については図１２に説明したのと同様であり省略す
る。

【００３６】図１４〜図１６は本発明の第２，第３及び
第４実施例を示す断面図である。これらの図において図
１と同じ符号のものについては説明を省略する。本発明
の図１及び図４を用いて本発明の特徴及び動作について
詳述したが、本発明による図１に示した高不純物濃度の
ｐ+ 型半導体領域６１や６２の代わりに図１４に示した
絶縁物６１１や６２１を用いても構わない。すなわち、
絶縁物を用いても電極端子１０１をアース電位とし、電
極端子１０２に３Ｖの電圧を印加した場合、ｎ型半導体
領域１１と高不純物濃度のｐ+ 型半導体領域４１ａとの
電位差は１.５Ｖとなり、ｎ型半導体領域１２と高不純
物濃度のｐ+ 型半導体領域４２ａとの電位差は１.５Ｖ
となり等しくなり、高精度，高信頼の半導体複合センサ
を得ることができる。

【００３７】図１５は本発明の第１実施例である図１で
はシールド作用を有する導電体９１として例えば電極７
１ａや電極７２ａの下部に形成していたが、図１５に示
すように導電体９１１及び９２１は電極７１ａや電極７
２ａの上部に形成しても本発明の効果は達成でき、電極
７１ａ及び７２ａを設置してから導電体を配置できるの
で半導体構成上工程の簡略化を計ることができる。

【００３８】図１６は図１４に示した絶縁物６１１及び
６２１、さらに電極７１ａや電極７２ａの上部に形成し
た導電体９１１及び９２１を使用した実施例を示すもの
であり、いずれも本発明の特徴とする高精度，高信頼の
半導体複合センサを得ることができる。

【００３９】図１７はゲージ抵抗のコンタクト部の第１
実施例を示す平面図、図１８は図１７のＡ−Ａ′部にお
ける断面図である。図１７及び図１８のコンタクト部は
図１における等電位に接続された電極７１ｂ及び電極７
１ｃを共通の電極７１としたものである。図１７に示す
ように、電極７１は導電体９１とは隔離され、図１８に
示すように高不純物濃度のｎ+ 型半導体領域２１及びｐ
+ 型半導体領域４１ｂとは接続されている。こうするこ
とによって、電極取り出しが容易となる利点がある。

【００４０】図１９はゲージ抵抗のコンタクト部の第２
実施例を示す平面図、図２０は図１９のＢ−Ｂ′部にお
ける断面図である。図１９及び図２０のコンタクト部も
図１における等電位に接続された電極７１ｂ及び電極７
１ｃを共通の電極７１としたものである。図１９に示す
ように、電極７１は導電体９１とは隔離され、図２０に
示すように、ｎ+ 型半導体領域２１をｐ+ 型半導体領域
４１ｂより浅く形成しておき、高不純物濃度のｎ+ 型半
導体領域２１及びｐ+ 型半導体領域４１ｂとは接続され
ている。こうすることによって、電極取り出しが容易と
なる利点があるだけでなく、高不純物濃度領域のうち電
極で覆われていない導電型をｎ型のみにすることができ
一層の高信頼化を達成することができる。この理由は、
一般に不純物濃度に関してはｎ型の方がｐ型より高不純
物濃度にすることができることと、例えば絶縁膜中には
ナトリウムイオンのような正電荷を有する有害な物質が
存在するが、高不純物濃度のｎ+ 型半導体領域の表面で
は、電子が基板より多く溜るいわゆる蓄積層が形成され
るので、リーク電流増大や抵抗ブリッジ回路のアンバラ
ンスを生ずる危険性は全く無くなる利点を有する。

【００４１】図２１は本発明の第５実施例を示す動作の
説明図である。この図において図１と同じ符号のものに
ついては説明を省略する。本発明による第１実施例を示
す図１ではシールド層となる導電体９１は電極７１ａ及
び電極７２ａすなわち直列に接続された２つのゲージ抵
抗の低電位側の電極に接続されていたが、図２５では高
電位側に接続したところに特徴がある。図５で説明した
ように、低電位側に接続した場合は、ｎ型半導体表面に
空乏層が形成されるが、高電位側に接続した場合は、空
乏層２０１，２１１，２０２，２１２の半導体内部での
広がりには変わりが無いが、ｎ型半導体表面に蓄積層が
形成されるところが異なる。この詳細を図２２〜図２４
を用いて説明する。図２２において、７１ａがアース電
位，71ｂおよび７１ｃは１.５Ｖ の電位になっている場
合について記載している。半導体内部については図５で
説明したのと同様であり、ここでは説明を省略する。

【００４２】従って、図５と異なる半導体表面について
述べる。まず、ｐ型半導体領域５１上について説明す
る。電極７１ｂ及びこれに接触している導電体９１が
１.５Ｖの電位であり、電極７１ａがアース電位を有し
ていると、ｐ型半導体領域５１の右端がアース電位、左
端が１.５Ｖ の電位となる電位分布を有する。この結
果、ｐ型半導体領域５１の左端の表面と導電体９１との
間には電界効果作用が働かなく、右端の表面に対して導
電体９１が正の１.５Ｖ の電界効果作用が働くので、図
２３に示したようにｐ型半導体領域上には正孔が欠乏し
た空乏層２２１が形成される。この空乏層２２１はｐ型
半導体領域５１の右側になるほど顕著である。なお、図
２３において、Ｖ_Gはｐ型半導体領域５１に対して実効
的に正の電位を有する導電体９１の電位を示す。

【００４３】次に、ｎ型半導体領域１１上について説明
する。導電体９１，電極７１ｂ及び電極７１ｃが１.５
Ｖ の電位であると、ｎ型半導体領域１１も同様に１.５
Ｖ の電位を有する。この結果、ｎ型半導体領域１１の
表面と導電体９１との間には電界効果作用が働かない
が、空乏層２０１の表面の電位はアース電位と１.５Ｖ
の間の電位にあり、この空乏層２０１の表面と導電体９
１の間では、図２４に示したように、あたかもｎ型半導
体領域１１上には電子が蓄積した蓄積層３１１が形成さ
れるように考えることができる。すなわち、導電体９１
はｎ型半導体表面の空乏層の広がりを抑制する作用を有
する。なお、図２４において、Ｖ_G はｎ型半導体領域１
１に対して実効的に正の電位を有する導電体９１の電位
を示す。この見掛け上の蓄積層３１１はｎ型半導体領域
表面のｐ反転を防止する作用があるので、ゲージ抵抗と
なる複数のｐ型半導体領域が連結して抵抗値が下がるこ
とは無く、高精度化や高信頼化に対して有効である。

【００４４】なお、図２２〜図２４の括弧内外符号に対
しては同様の作用があることから、全く同一でありここ
では説明を省略する。

【００４５】図２５は本発明の第６実施例を示す動作の
説明図である。この図において図４と同じ符号のものに
ついては説明を省略する。本発明による第１実施例の動
作の説明図である図４ではゲージ抵抗５１及び５２上に
は絶縁膜８３及び８６が形成されていたが、図２５では
ゲージ抵抗上に新たに高不純物濃度のｎ+ 型半導体領域
２１０，２２０を設けたところに特徴がある。差圧を検
知する抵抗はこの高不純物濃度のｎ+ 型半導体領域２１
０，２２０の直下に存在するので、外部雰囲気やシール
ド用の導電体９１，９２の電位によって変動を抑えるこ
とができ、しかも、図４で詳述したように、ブリッジ回
路を構成するすべての半導体内部の空乏層の広がり方を
同一形状とすることが可能となり、高精度，高信頼の半
導体複合センサを得ることができる。

【００４６】図２６は本発明の第６実施例を示す動作の
説明に用いた図２５に示した高不純物濃度のｐ+ 型半導
体領域６１及び６２が無い場合の動作説明図であり、直
列に接続されたゲージ抵抗の両端にすなわち、電極端子
１０１をアース電位とし、電極端子１０２に３Ｖの電圧
を印加した場合の断面模式図である。詳細な動作の説明
は図８で述べたものと同様であり、ここでは要点のみ述
べる。高不純物濃度のｎ+ 型半導体領域２２が３Ｖの電
位を有しているので、ｎ型半導体領域１０も同様に３Ｖ
の電位になる。また、高不純物濃度のｐ+ 型半導体領域
４１ａはアース電位、ｐ+ 型半導体領域４２ａは１.５
Ｖ の電位となるので、空乏層２０１の方が空乏層２０
２より広くなり、ｐ型半導体領域５１に広がる空乏層は
ｐ型半導体領域５２に広がる空乏層より広くなる。その
結果、同一の拡散形状及び不純物濃度分布を有するゲー
ジ抵抗を形成しても、動作状態ではゲージ抵抗５１の方
がゲージ抵抗５２より抵抗値が高くなり、ブリッジ回路
の抵抗にアンバランスが生じ高精度化を図るのが困難で
ある。

【００４７】図２７は本発明の半導体複合センサを備え
た差圧伝送器の例を示す。この図で７００は本発明の差
圧センサ、さらに本発明を適用した静圧センサ，温度セ
ンサを集積した複合センサ基板、７０１は高圧側と低圧
側を隔てるセンサダイヤフラム、７０２ａ，７０２ｂは
外部環境と伝送器内部の圧力伝達媒体（シリコンオイル
など）を隔てて外部の圧力を受けるシールダイヤフラ
ム、７０３はＳＵＳ等からなる複合伝送器本体、７０４
ａ，７０４ｂは圧力導入部、７０５はセンサの出力を増
幅し、補正演算を行う信号処理回路部である。このイン
テリジェント複合伝送器に本発明の半導体複合センサを
用いることによって、差圧に影響されない正確な静圧値
を検出できる。また、差圧センサの出力も１００気圧以
上に及ぶ大きな静圧によって影響を受けるが、正確な静
圧値を知ることができるので、高精度の補正が実現で
き、差圧検出の精度を向上できる。

【００４８】

【発明の効果】本発明によれば、ピエゾゲージ抵抗を利
用した差圧センサ，静圧センサ，温度センサ等を複合し
た半導体複合センサにおいて、少なくとも２つのピエゾ
抵抗素子を接続に適用するに際し、ピエゾ抵抗上に同一
の蓄積層もしくは空乏層を形成できるので、ピエゾ抵抗
上に受ける電気的な影響を回避でき、その際に形成した
蓄積層もしくは空乏層も両ピエゾ抵抗共に同じ形状とす
ることができるので、蓄積層もしくは空乏層による抵抗
値の変化を一定のものとできる。また両ピエゾ抵抗にか
かる空乏層を同じ形状とできるので空乏層による抵抗値
の変化を一定のものとできる。

【００４９】本発明によれば特にピエゾ抵抗を持ってブ
リッジ回路を形成する場合、ピエゾ抵抗の抵抗値を高精
度に揃えることができ、それは如何なる使用状況，使用
環境においても可能であるので、出力補正などの手段を
考える必要が無く、高精度，高信頼の半導体複合センサ
をセンサの構成の工夫のみで提供することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す断面図。

【図２】本発明の第１実施例の適用例を示す断面図。

【図３】本発明の第１実施例の適用例を示す回路図。

【図４】本発明の第１実施例の動作の説明図。

【図５】本発明の第１実施例の動作の詳細な説明図。

【図６】本発明の第１実施例のｐ層表面のエネルギバン
ド図。

【図７】本発明の第１実施例のｎ層表面のエネルギバン
ド図。

【図８】本発明の第１実施例を適用しなかった場合の動
作の説明図。

【図９】図８で逆バイアス電圧が高い場合の動作の詳細
な説明図。

【図１０】図８で逆バイアス電圧が低い場合の動作の詳
細な説明図。

【図１１】本発明の第１実施例の製造工程を示す断面
図。

【図１２】本発明に用いた第１抵抗素子の平面図。

【図１３】本発明に用いた第２抵抗素子の平面図。

【図１４】本発明の第２実施例を示す断面図。

【図１５】本発明の第３実施例を示す断面図。

【図１６】本発明の第４実施例を示す断面図。

【図１７】本発明による抵抗素子のコンタクト部の第１
実施例を示す平面図。

【図１８】本発明による抵抗素子のコンタクト部の第１
実施例を示す断面図。

【図１９】本発明による抵抗素子のコンタクト部の第２
実施例を示す平面図。

【図２０】本発明による抵抗素子のコンタクト部の第２
実施例を示す断面図。

【図２１】本発明の第５実施例の動作の説明図。

【図２２】本発明の第５実施例の動作の詳細な説明図。

【図２３】本発明の第５実施例のｐ層表面のエネルギバ
ンド図。

【図２４】本発明の第５実施例のｎ層表面のエネルギバ
ンド図。

【図２５】本発明の第６実施例の動作の説明図。

【図２６】図２５に第１実施例或いは第２実施例を適用
しなかった場合の動作の説明図。

【図２７】本発明の半導体複合センサを備えた差圧伝送
器。

【符号の説明】

１１〜１８…ｎ型半導体領域、２０〜２３，２１０，２
２０…ｎ+ 型半導体領域、３１〜３５，５１〜５４，５
１ａ，５１ｂ，５１ｃ，５２ａ,５２ｂ,５２ｃ，５２ｄ
…ｐ型半導体領域、４０ａ，４０ｂ，４１ａ，４１ｂ，
４２ａ，４２ｂ，４３ａ，４３ｂ，４５１ａ，４５１
ｂ，４５２ａ，４５２ｂ，４５２ｃ，６０〜６３…ｐ+
型半導体領域、７０，７１…電極、７１ａ，７２ａ，７
３ａ…第１電極、７１ｂ，７２ｂ，７３ｂ…第２電極、
７１ｃ，７２ｃ，７３ｃ…第３電極、８０，８１，８
２，８３，８４，８５，８６，８７，８８，８９ａ，６
１１，６２１…絶縁膜、８９ｂ…窒化珪素膜、９１，９
２，９１１，９２１…導電体、１０１，１０２，１０
３，１０３ａ，１０３ｂ，１０４，１０４ａ，１０４ｂ
…電極端子、２０１，２０２，２１１，２１２，２２
１，２２２…空乏層、３０１，３０２，３１１，３１２
…蓄積層、７００…複合センサ基板、７０１…センサダ
イヤフラム、７０２ａ，７０２ｂ…シールダイヤフラ
ム、７０３…複合伝送器本体、７０４ａ，７０４ｂ…圧
力導入部、７０５…信号処理部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 幸夫 茨城県ひたちなか市大字市毛882番地 株 式会社日立製作所計測器事業部内 (72)発明者 清水 修一 東京都千代田区神田駿河台四丁目６番地 株式会社日立製作所半導体事業部内

Claims (11)

【特許請求の範囲】
1. 【請求項１】少なくとも２つのピエゾ抵抗を接続して使
   用する半導体複合センサにおいて、前記２つのピエゾ抵
   抗は同じ形状を有すると共に、各々独自の電位を有する
   半導体領域に包囲され、且つ前記２つのピエゾ抵抗と前
   記半導体領域間の電位差を、夫々一定とすることを特徴
   とする半導体複合センサ。
2. 【請求項２】前記２つのピエゾ抵抗は直列に接続される
   ことを特徴とする請求項１に記載の半導体複合センサ。
3. 【請求項３】少なくとも２つのピエゾ抵抗を接続して使
   用する半導体複合センサにおいて、前記２つのピエゾ抵
   抗は同一ダイヤフラム上に配置されると共に、同じ性質
   の半導体で構成された半導体領域に個々に包囲され、該
   個々の半導体領域は互いに電気的な干渉が無いように配
   置すると共に夫々電圧供給端子を備えたことを特徴とす
   る半導体複合センサ。
4. 【請求項４】前記２つのピエゾ抵抗を直列に接続して使
   用する場合、前記電圧供給端子は異なる供給源より供与
   されることを特徴とする請求項３に記載の半導体複合セ
   ンサ。
5. 【請求項５】前記ピエゾ抵抗素子は４つであって、該４
   つのピエゾ抵抗をもってブリッジ回路を形成すると共
   に、前記４つのピエゾ抵抗のうちの２つのピエゾ抵抗が
   有する前記電圧供給端子は同一の電圧供給源より電圧を
   供与されることを特徴とする請求項３に記載の半導体複
   合センサ。
6. 【請求項６】４つのピエゾ抵抗を接続して使用する半導
   体複合センサにおいて、前記４つのピエゾ抵抗をもって
   ブリッジ回路を形成すると共に該ピエゾ抵抗のうち少な
   くとも直列に接続される２つは同じ形状を有すると共
   に、該２つのピエゾ抵抗は各々独自の電位を有する半導
   体領域に包囲され、且つ前記２つのピエゾ抵抗と前記半
   導体領域間の電位差が、夫々一定となることを特徴とす
   る半導体複合センサ。
7. 【請求項７】前記半導体領域であって、電圧供給源から
   見て正側のピエゾ抵抗を包囲する半導体領域には該抵抗
   に与えられる電圧と同じ電圧を与え、負側の抵抗を包囲
   する半導体領域には前記正側のピエゾ抵抗素子に与えら
   れる電圧より正側のピエゾ抵抗素子の電圧降下分を差し
   引いた電圧を与えることを特徴とする請求項６に記載の
   半導体複合センサ。
8. 【請求項８】４つのピエゾ抵抗を接続して使用する半導
   体複合センサにおいて、前記４つのピエゾ抵抗は同一ダ
   イヤフラム上に配置されると共にブリッジ回路を形成
   し、前記４つのピエゾ抵抗は同じ形状を有すると共に同
   じ性質の半導体で構成された半導体領域に個々に包囲さ
   れ、該個々の半導体領域は互いに電気的な干渉が無いよ
   うに配置されると共に夫々電圧供給端子を備え前記ブリ
   ッジ回路を形成する４つのピエゾ抵抗のうちブリッジ回
   路の入力端子側の２つのピエゾ抵抗を包囲する半導体領
   域に対しては同一の供給源から、出力端子側の２つのピ
   エゾ抵抗素子を包囲する半導体領域に対しては、夫々入
   力側のピエゾ抵抗素子の電圧降下分を差し引いた前記供
   給源からの電圧が供与されることを特徴とする半導体複
   合センサ。
9. 【請求項９】半導体製のダイヤフラム上に少なくとも２
   つの同一のピエゾ抵抗を直列に接続して配置する半導体
   複合センサにおいて、該ピエゾ抵抗を覆うように前記２
   つのピエゾ抵抗の各出力端子電極、或いは該電極に導通
   する導体を配置することを特徴とする半導体複合セン
   サ。
10. 【請求項１０】半導体製のダイヤフラム上に少なくとも
    ２つの同一のピエゾ抵抗を直列に接続して配置する半導
    体複合センサにおいて、該ピエゾ抵抗を覆うように前記
    ２つのピエゾ抵抗の各入力端子電極、或いは該電極に導
    通する導体を配置することを特徴とする半導体複合セン
    サ。
11. 【請求項１１】半導体製のダイヤフラム上に少なくとも
    ２つの同一のピエゾ抵抗を直列に接続して配置する半導
    体複合センサにおいて、前記ピエゾ抵抗を覆うように、
    該ピエゾ抵抗より高不純物濃度の半導体領域を配置する
    ことを特徴とする半導体複合センサ。