JP3145455B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【０００１】
【産業上の利用分野】本発明は複数の抵抗体層を有する
半導体集積回路装置に関する。
半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路では、能動素子だけでな
く抵抗等も能動素子と共に１つのチップ内に形成される
が、その場合、複数の抵抗が互いに等しい値に形成され
る場合がある。
く抵抗等も能動素子と共に１つのチップ内に形成される
が、その場合、複数の抵抗が互いに等しい値に形成され
る場合がある。
【０００３】例えば図３に示すようにオペレ−ションア
ンプ１に複数の抵抗Ｒ１〜Ｒ６を接続した回路におい
て、Ｒ１＝Ｒ３＝Ｒ６にするといったことが行なわれ
る。この回路は図４に示すアイソレ−ション回路に用い
られる。該アイソレ−ション回路は自動車等に搭載する
カ−オ−ディオ装置において、エンジン等から発生する
ノイズをオ−ディオのパワ−アンプに入る前に除去する
ようにした回路であって、ノイズ源４から発生したノイ
ズは経路５を通ってオペレ−ションアンプ１の（−）入
力端子へ入るとともに、信号源３やバッファアンプ２が
存在する経路６を通ってオペレ−ションアンプ１の
（＋）入力端子に入る。このとき、よく知られているよ
うに、 Ｒ１＝Ｒ３＝Ｒ６ Ｒ４とＲ５の合成抵抗＝Ｒ２とＲ３の合成抵抗 という条件が充足されていると、上記２つの経路５、６
からアイソレ−ションアンプ１へ入力されるノイズは除
去され、そのアイソレ−ションアンプ１の出力側に接続
されるパワ−アンプには到達しない。
ンプ１に複数の抵抗Ｒ１〜Ｒ６を接続した回路におい
て、Ｒ１＝Ｒ３＝Ｒ６にするといったことが行なわれ
る。この回路は図４に示すアイソレ−ション回路に用い
られる。該アイソレ−ション回路は自動車等に搭載する
カ−オ−ディオ装置において、エンジン等から発生する
ノイズをオ−ディオのパワ−アンプに入る前に除去する
ようにした回路であって、ノイズ源４から発生したノイ
ズは経路５を通ってオペレ−ションアンプ１の（−）入
力端子へ入るとともに、信号源３やバッファアンプ２が
存在する経路６を通ってオペレ−ションアンプ１の
（＋）入力端子に入る。このとき、よく知られているよ
うに、 Ｒ１＝Ｒ３＝Ｒ６ Ｒ４とＲ５の合成抵抗＝Ｒ２とＲ３の合成抵抗 という条件が充足されていると、上記２つの経路５、６
からアイソレ−ションアンプ１へ入力されるノイズは除
去され、そのアイソレ−ションアンプ１の出力側に接続
されるパワ−アンプには到達しない。
【０００４】ところで、このような回路を集積回路化し
たときに、その抵抗Ｒ６、Ｒ２、Ｒ３部分は図５のよう
に形成される。同図において、１０は半導体基板であ
り、１１はエピタキシャル成長により形成されたｎ型半
導体層よりなるランドである。このランド１１内に３個
のＰ＋の抵抗体層１２、１３、１４が設けられ、その各
々は図３のＲ６、Ｒ２、Ｒ３に対応している。
たときに、その抵抗Ｒ６、Ｒ２、Ｒ３部分は図５のよう
に形成される。同図において、１０は半導体基板であ
り、１１はエピタキシャル成長により形成されたｎ型半
導体層よりなるランドである。このランド１１内に３個
のＰ＋の抵抗体層１２、１３、１４が設けられ、その各
々は図３のＲ６、Ｒ２、Ｒ３に対応している。
【０００５】ランド１１には端子１５からｎ＋領域１６
を介して電源電圧Ｖｃｃが印加され、第１抵抗体層１２
には端子１７から電圧が与えられる。また、端子１８を
通して第２抵抗体層１３に電源電圧Ｖｃｃが印加され
る。第３抵抗体層１４の左端は接地点に接続される。第
１、第２抵抗体層１２、１３の左端は線路１９を介して
第３抵抗体層１４の右端に接続されている。尚、２０は
ＰＮ接合の逆バイアスによる空乏層を示している。この
図５で第１抵抗体層１２（Ｒ６）と第３抵抗体層１４
（Ｒ３）は上述した条件から互いに同じ抵抗値でなけ
ればならない。
を介して電源電圧Ｖｃｃが印加され、第１抵抗体層１２
には端子１７から電圧が与えられる。また、端子１８を
通して第２抵抗体層１３に電源電圧Ｖｃｃが印加され
る。第３抵抗体層１４の左端は接地点に接続される。第
１、第２抵抗体層１２、１３の左端は線路１９を介して
第３抵抗体層１４の右端に接続されている。尚、２０は
ＰＮ接合の逆バイアスによる空乏層を示している。この
図５で第１抵抗体層１２（Ｒ６）と第３抵抗体層１４
（Ｒ３）は上述した条件から互いに同じ抵抗値でなけ
ればならない。
【０００６】
【発明が解決しようとする課題】しかしながら、この構
成ではＲ６＝Ｒ３とすることが極めて困難であり、上述
したノイズ除去の条件を充足できなくなってしまう。こ
の点を図６を参照して説明する。図６でＡを基準電位点
（以下「基準点」という）とする。この基準点Ａから距
離ａにおける点での電位Ｖａとランド１１に印加されて
いる電圧Ｖｃｃとの電位差（Ｖｃｃ−Ｖａ）に対する空
乏層２０の幅ｄｍはコレクタ・ベ−ス接合が傾斜接合で
近似できるものとすると、数式１で表わされる。数式１
においてｂは接合の傾斜、εsiは半導体の比誘電率、ε
oは真空中での誘電率、ｑは電荷であり、またＫは定数
である。
成ではＲ６＝Ｒ３とすることが極めて困難であり、上述
したノイズ除去の条件を充足できなくなってしまう。こ
の点を図６を参照して説明する。図６でＡを基準電位点
（以下「基準点」という）とする。この基準点Ａから距
離ａにおける点での電位Ｖａとランド１１に印加されて
いる電圧Ｖｃｃとの電位差（Ｖｃｃ−Ｖａ）に対する空
乏層２０の幅ｄｍはコレクタ・ベ−ス接合が傾斜接合で
近似できるものとすると、数式１で表わされる。数式１
においてｂは接合の傾斜、εsiは半導体の比誘電率、ε
oは真空中での誘電率、ｑは電荷であり、またＫは定数
である。
【０００７】ｎ型アイソレ−ションバイアス時のベ−ス
拡散への空乏層の広がりｄ1は一般にガウス分布のモノ
グラフに示されるが、今、ｄ1＝Ａ・ｄｍ（但しＡ＜
１）とし、体積抵抗率をρとすると、シ−ト抵抗は、 ρs＝ρ／ｘ＝ρ／（ｘi−Ａ・ｄｍ） となる。これよりバイアス電位（Ｖｃｃ−Ｖａ）を大き
くするとシ−ト抵抗ρsの値は大きくなる。図７は（Ｖ
ｃｃ−Ｖａ）とρsの関係をグラフで示している。
拡散への空乏層の広がりｄ1は一般にガウス分布のモノ
グラフに示されるが、今、ｄ1＝Ａ・ｄｍ（但しＡ＜
１）とし、体積抵抗率をρとすると、シ−ト抵抗は、 ρs＝ρ／ｘ＝ρ／（ｘi−Ａ・ｄｍ） となる。これよりバイアス電位（Ｖｃｃ−Ｖａ）を大き
くするとシ−ト抵抗ρsの値は大きくなる。図７は（Ｖ
ｃｃ−Ｖａ）とρsの関係をグラフで示している。
【０００８】このように抵抗体層に印加される電圧によ
って接合バイアス電圧が変わり、抵抗体層の抵抗値が変
わってしまうのである。従って、印加電圧が異なる２つ
の抵抗体層の抵抗値は同じ条件（大きさ等）で形成した
場合、同一の抵抗値とはならない。これを同一にするよ
うに不純物濃度を変えたり、大きさを調整したりするこ
とで是正するのは困難である。
って接合バイアス電圧が変わり、抵抗体層の抵抗値が変
わってしまうのである。従って、印加電圧が異なる２つ
の抵抗体層の抵抗値は同じ条件（大きさ等）で形成した
場合、同一の抵抗値とはならない。これを同一にするよ
うに不純物濃度を変えたり、大きさを調整したりするこ
とで是正するのは困難である。
【０００９】本発明はこのような点に鑑みなされたもの
であって複数の抵抗体層を簡単に同一の抵抗値とするこ
とができる半導体装置を提供することを目的とする。
であって複数の抵抗体層を簡単に同一の抵抗値とするこ
とができる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、半導体基板に形成されたランド内に該ラ
ンドに対し逆導電型の半導体層よりなる複数の抵抗体層
を設けた半導体集積回路装置において、前記抵抗体層の
うち他の抵抗体層よりも低い電圧が印加される抵抗体層
のランドを他の抵抗体層のランドとは分離して形成する
とともに、該抵抗体層の平均接合バイアス電圧を他の抵
抗体層の平均接合バイアス電圧と実質的に等しくする電
圧を前記ランドへ印加する手段を設けている。そして、
この手段により前記ランドに印加される電圧値は前記他
の抵抗体層のランドに印加される電圧値の３／４であ
る。また、この手段により前記ランドに印加される電圧
値は他のランドに印加される電圧値を前記各ランド内の
周囲に形成したダミ−抵抗で分圧して得るようにしてい
る。
め本発明では、半導体基板に形成されたランド内に該ラ
ンドに対し逆導電型の半導体層よりなる複数の抵抗体層
を設けた半導体集積回路装置において、前記抵抗体層の
うち他の抵抗体層よりも低い電圧が印加される抵抗体層
のランドを他の抵抗体層のランドとは分離して形成する
とともに、該抵抗体層の平均接合バイアス電圧を他の抵
抗体層の平均接合バイアス電圧と実質的に等しくする電
圧を前記ランドへ印加する手段を設けている。そして、
この手段により前記ランドに印加される電圧値は前記他
の抵抗体層のランドに印加される電圧値の３／４であ
る。また、この手段により前記ランドに印加される電圧
値は他のランドに印加される電圧値を前記各ランド内の
周囲に形成したダミ−抵抗で分圧して得るようにしてい
る。
【００１１】
【作用】このような構成によると、例えば、もともと低
い電圧が印加される抵抗体層における基準点からの電位
Ｖ１は他の抵抗体層の対応する電位Ｖ２よりも低い。一
方、前者の抵抗体層のランド電圧Ｖｃ１は他の抵抗体層
のランド電圧Ｖｃ２よりも低くすれば、各々の空乏層に
関与する平均バイアス電圧（Ｖｃ１−Ｖ１）、（Ｖｃ２
−Ｖ２）を等しくすることができ、それによって両者の
抵抗値を等しくすることが可能となる。
い電圧が印加される抵抗体層における基準点からの電位
Ｖ１は他の抵抗体層の対応する電位Ｖ２よりも低い。一
方、前者の抵抗体層のランド電圧Ｖｃ１は他の抵抗体層
のランド電圧Ｖｃ２よりも低くすれば、各々の空乏層に
関与する平均バイアス電圧（Ｖｃ１−Ｖ１）、（Ｖｃ２
−Ｖ２）を等しくすることができ、それによって両者の
抵抗値を等しくすることが可能となる。
【００１２】
【実施例】本発明を実施した図１において、図５に示す
従来例と同一の部分には同一の符号を付して重複した説
明を省略する。本実施例が特徴とする点は、第３抵抗体
層１４に関するランド２１を他の抵抗体層１２、１３の
ランド１１と分離して形成するとともに、そのランド２
１に端子２２からｎ＋領域２３を介してＶｃｃの３／４
の電圧を印加するようにした点である。
従来例と同一の部分には同一の符号を付して重複した説
明を省略する。本実施例が特徴とする点は、第３抵抗体
層１４に関するランド２１を他の抵抗体層１２、１３の
ランド１１と分離して形成するとともに、そのランド２
１に端子２２からｎ＋領域２３を介してＶｃｃの３／４
の電圧を印加するようにした点である。
【００１３】このようにすることにより、第３抵抗体層
１４の平均電圧は、もともとＶｃｃ／４であるが、ラン
ド電圧が（３／４）×Ｖｃｃとなるので、第３抵抗体層
１４の平均接合バイアス電圧はＶｃｃ／２となる。一
方、第１抵抗体層１２の平均電位はＶｃｃ／２であり、
且つランド電圧がＶｃｃであるから平均接合バイアス電
圧はＶｃｃ／２となっている。これにより、第１、第３
抵抗体層１２、１４の平均接合バイアス電圧は等しく、
従ってそれらの抵抗値は互いに等しくなる。
１４の平均電圧は、もともとＶｃｃ／４であるが、ラン
ド電圧が（３／４）×Ｖｃｃとなるので、第３抵抗体層
１４の平均接合バイアス電圧はＶｃｃ／２となる。一
方、第１抵抗体層１２の平均電位はＶｃｃ／２であり、
且つランド電圧がＶｃｃであるから平均接合バイアス電
圧はＶｃｃ／２となっている。これにより、第１、第３
抵抗体層１２、１４の平均接合バイアス電圧は等しく、
従ってそれらの抵抗値は互いに等しくなる。
【００１４】この本発明の構成を図３のＲ１〜Ｒ６に適
用することにより、Ｒ１＝Ｒ３＝Ｒ６とすることがで
き、且つＲ２とＲ３の合成抵抗と、Ｒ４とＲ５の合成抵
抗を等しくすることができる。従って、図４のアイソレ
−ション回路を半導体集積回路で容易、且つ高精度に実
現できる。
用することにより、Ｒ１＝Ｒ３＝Ｒ６とすることがで
き、且つＲ２とＲ３の合成抵抗と、Ｒ４とＲ５の合成抵
抗を等しくすることができる。従って、図４のアイソレ
−ション回路を半導体集積回路で容易、且つ高精度に実
現できる。
【００１５】尚、本実施例では（３／４）×Ｖｃｃとい
う電圧を作成しなければならないが、これは例えば図２
のようにダミ−抵抗３１〜３４を用いて簡単に形成でき
る。これらのダミ−抵抗３１〜３４はＰ＋の拡散層で形
成されている。これらのダミ−抵抗は、もともと本来の
抵抗Ｒ１、Ｒ２、Ｒ４、Ｒ６やＲ３、Ｒ５のペア性を良
好にするために、その周りに従来から設けられているも
のであり、それを図２のように分圧用として利用するこ
とにより実質的に余分な抵抗を設けることなしにＶｃｃ
の３／４の電圧を得ることができる。
う電圧を作成しなければならないが、これは例えば図２
のようにダミ−抵抗３１〜３４を用いて簡単に形成でき
る。これらのダミ−抵抗３１〜３４はＰ＋の拡散層で形
成されている。これらのダミ−抵抗は、もともと本来の
抵抗Ｒ１、Ｒ２、Ｒ４、Ｒ６やＲ３、Ｒ５のペア性を良
好にするために、その周りに従来から設けられているも
のであり、それを図２のように分圧用として利用するこ
とにより実質的に余分な抵抗を設けることなしにＶｃｃ
の３／４の電圧を得ることができる。
【００１６】
【数１】
【００１７】
【発明の効果】以上説明したように本発明によれば、同
一抵抗値としたい複数の抵抗体層のランドを分離すると
ともに、それらのランドに印加する電圧を異なる値とす
ることにより、それらの抵抗体層のＰＮ接合に対する平
均バイアス電圧を等しくし、それによって複数の抵抗体
層の抵抗値を同一の値とするので、簡単且つ精度よく所
期の目的が達成できる。また、ランドに印加する電圧を
ランド内の周囲に形成したダミ−抵抗で分圧して得るよ
うにすると、ダミー抵抗を有効活用できることになる。
一抵抗値としたい複数の抵抗体層のランドを分離すると
ともに、それらのランドに印加する電圧を異なる値とす
ることにより、それらの抵抗体層のＰＮ接合に対する平
均バイアス電圧を等しくし、それによって複数の抵抗体
層の抵抗値を同一の値とするので、簡単且つ精度よく所
期の目的が達成できる。また、ランドに印加する電圧を
ランド内の周囲に形成したダミ−抵抗で分圧して得るよ
うにすると、ダミー抵抗を有効活用できることになる。
【図１】 本発明を実施した半導体集積回路装置の構造
図。
図。
【図２】 その印加電圧形成の構造を示す平面図。
【図３】 本実施例を適用する回路例の図。
【図４】 図３の回路が用いられるアイソレ−ション回
路を示す図。
路を示す図。
【図５】 従来例の構造図。
【図６】 その問題点を説明するための図。
【図７】 同じく問題点を説明するための図。
１０ 半導体基板 １１、１２ ランド １２、１３、１４ 抵抗体層 Ｖｃｃ 電源電圧 ３１、３２、３３、３４ ダミ−抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (3)
- 【請求項１】半導体基板に形成されたランド内に該ラン
ドに対し逆導電型の半導体層よりなる複数の抵抗体層を
設けた半導体集積回路装置において、 前記抵抗体層のうち他の抵抗体層よりも低い電圧が印加
される抵抗体層のランドを他の抵抗体層のランドとは分
離して形成するとともに、該抵抗体層の平均接合バイア
ス電圧を他の抵抗体層の平均接合バイアス電圧と実質的
に等しくする電圧を前記ランドへ印加する手段を設け、
該手段により前記ランドに印加される電圧値は前記他の
抵抗体層のランドに印加される電圧値の３／４であるこ
とを特徴とする半導体集積回路装置。 - 【請求項２】前記ランドに印加される電圧値は他のラン
ドに印加される電圧値をダミ−抵抗で分圧して形成する
ことを特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】半導体基板に形成されたランド内に該ラン
ドに対し逆導電型の半導体層よりなる複数の抵抗体層を
設けた半導体集積回路装置において、 前記抵抗体層のうち他の抵抗体層よりも低い電圧が印加
される抵抗体層のランドを他の抵抗体層のランドとは分
離して形成するとともに、該抵抗体層の平均接合バイア
ス電圧を他の抵抗体層の平均接合バイアス電圧と実質的
に等しくする電圧を前記ランドへ印加する手段を設け、
該手段により前記ランドに印加される電圧値は他のラン
ドに印加される電圧値を前記各ランド内の周囲に形成し
たダミ−抵抗で分圧して得る ことを特徴とする半導体集
積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35367091A JP3145455B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体集積回路装置 |
| US07/991,248 US5416357A (en) | 1991-12-17 | 1992-12-16 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35367091A JP3145455B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167017A JPH05167017A (ja) | 1993-07-02 |
| JP3145455B2 true JP3145455B2 (ja) | 2001-03-12 |
Family
ID=18432423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35367091A Expired - Fee Related JP3145455B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5416357A (ja) |
| JP (1) | JP3145455B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428297A (en) * | 1993-06-15 | 1995-06-27 | Grace; James W. | Precision integrated resistors |
| JPH08172175A (ja) * | 1994-12-19 | 1996-07-02 | Fujitsu Ten Ltd | 半導体集積回路 |
| JP3344138B2 (ja) * | 1995-01-30 | 2002-11-11 | 株式会社日立製作所 | 半導体複合センサ |
| US6559537B1 (en) * | 2000-08-31 | 2003-05-06 | Micron Technology, Inc. | Ball grid array packages with thermally conductive containers |
| US8384157B2 (en) * | 2006-05-10 | 2013-02-26 | International Rectifier Corporation | High ohmic integrated resistor with improved linearity |
| EP2223654A4 (en) * | 2007-12-13 | 2017-09-06 | Hitachi, Ltd. | Ultrasonic diagnostic equipment and ultrasonic probe |
| JP5827065B2 (ja) * | 2011-08-08 | 2015-12-02 | スパンション エルエルシー | 半導体装置及び分圧回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4085382A (en) * | 1976-11-22 | 1978-04-18 | Linear Technology Inc. | Class B amplifier |
| JPH02304964A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 半導体集積回路装置 |
-
1991
- 1991-12-17 JP JP35367091A patent/JP3145455B2/ja not_active Expired - Fee Related
-
1992
- 1992-12-16 US US07/991,248 patent/US5416357A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5416357A (en) | 1995-05-16 |
| JPH05167017A (ja) | 1993-07-02 |
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