JPH0222405B2 - - Google Patents
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- JPH0222405B2 JPH0222405B2 JP55502186A JP50218680A JPH0222405B2 JP H0222405 B2 JPH0222405 B2 JP H0222405B2 JP 55502186 A JP55502186 A JP 55502186A JP 50218680 A JP50218680 A JP 50218680A JP H0222405 B2 JPH0222405 B2 JP H0222405B2
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- JP
- Japan
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- transistor
- transistors
- current
- collector
- region
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- 239000000758 substrate Substances 0.000 description 11
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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- Automation & Control Theory (AREA)
- Bipolar Integrated Circuits (AREA)
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Description
請求の範囲
1 共通エミツタ及び共通ベースを具備する少な
くとも3つのトランジスタを含む1つの集積化飽
和保護型電流ソースであつて、3つのトランジス
タのうちの1つのトランジスタのコレクタは共通
ベースへ接続され、一方他の2つのトランジスタ
の2つのコレクタは電流ソースのそれぞれの出力
へ接続され、ここで電流ソースは、第1の半導体
材料の導電型の基板と、外部方向に向かう表面を
具備する前記第2の半導体材料の導電型のエピタ
キシヤル領域と、及び前記第2の半導体材料の導
電型であるが、前記基板領域及び前記エピタキシ
ヤル領域においてともに形成される不純物密度よ
りも高い不純物密度を具備する第1の領域とから
形成されており、その電流ソースは前記エピタキ
シヤル領域において、前記第1の領域へ空間的に
離れた関係で形成され、かつ外部方向に向かう表
面を具備する前記第1の半導体材料の導電型の第
2の領域によつて特徴づけられ、前記第2の領域
は3つのトランジスタの共通エミツタとなつてお
り、前記エピタキシヤル領域内において形成され
た前記第1の半導体材料のタイプを具備する第3
の領域は、他の2つのトランジスタの内の第1の
トランジスタのコレクタ及び付加的な2つのトラ
ンジスタの共通エミツタを形成し、前記第2の領
域の実質的な部分に関して空間的に離れた関係を
具備しておりかつ前記第2の領域を二分する垂直
面に関して対称な構造を具備しており、前記エピ
タキシヤル層内において形成された前記第1の半
導体材料の導電型を具備する第4及び第5の異な
つた別々の領域は、外部方向に向かう表面を具備
し互いに空間的に離れた関係で形成されており、
しかも前記第2及び第3の領域、前記第4及び第
5の領域は前記第3の領域について形成されてお
りしかも前記垂直面に関して互いに鏡像となつて
おり、前記第4の領域は他の2つのトランジスタ
の内の第2のトランジスタのコレクタとなつてお
り、しかも前記2つの付加的なトランジスタの内
の第1のトランジスタのコレクタとなつており、
一方前記第5の領域は3つのトランジスタの内の
1つのトランジスタのコレクタでありしかも前記
2つの付加的なトランジスタの内の第2のトラン
ジスタのコレクタであり、前記2つの付加的なト
ランジスタのベースは前記エピタキシヤル領域に
よつて形成されており、しかも 前記第2の領域を動作電位電源の端子に、前記
第3領域を第1の出力に、前記第4領域を第2の
出力に、前記第5領域を(電流ソースの)入力に
それぞれ接続するための導電性接続手段を含むこ
とを特徴とする集積化飽和保護型電流ソース。
くとも3つのトランジスタを含む1つの集積化飽
和保護型電流ソースであつて、3つのトランジス
タのうちの1つのトランジスタのコレクタは共通
ベースへ接続され、一方他の2つのトランジスタ
の2つのコレクタは電流ソースのそれぞれの出力
へ接続され、ここで電流ソースは、第1の半導体
材料の導電型の基板と、外部方向に向かう表面を
具備する前記第2の半導体材料の導電型のエピタ
キシヤル領域と、及び前記第2の半導体材料の導
電型であるが、前記基板領域及び前記エピタキシ
ヤル領域においてともに形成される不純物密度よ
りも高い不純物密度を具備する第1の領域とから
形成されており、その電流ソースは前記エピタキ
シヤル領域において、前記第1の領域へ空間的に
離れた関係で形成され、かつ外部方向に向かう表
面を具備する前記第1の半導体材料の導電型の第
2の領域によつて特徴づけられ、前記第2の領域
は3つのトランジスタの共通エミツタとなつてお
り、前記エピタキシヤル領域内において形成され
た前記第1の半導体材料のタイプを具備する第3
の領域は、他の2つのトランジスタの内の第1の
トランジスタのコレクタ及び付加的な2つのトラ
ンジスタの共通エミツタを形成し、前記第2の領
域の実質的な部分に関して空間的に離れた関係を
具備しておりかつ前記第2の領域を二分する垂直
面に関して対称な構造を具備しており、前記エピ
タキシヤル層内において形成された前記第1の半
導体材料の導電型を具備する第4及び第5の異な
つた別々の領域は、外部方向に向かう表面を具備
し互いに空間的に離れた関係で形成されており、
しかも前記第2及び第3の領域、前記第4及び第
5の領域は前記第3の領域について形成されてお
りしかも前記垂直面に関して互いに鏡像となつて
おり、前記第4の領域は他の2つのトランジスタ
の内の第2のトランジスタのコレクタとなつてお
り、しかも前記2つの付加的なトランジスタの内
の第1のトランジスタのコレクタとなつており、
一方前記第5の領域は3つのトランジスタの内の
1つのトランジスタのコレクタでありしかも前記
2つの付加的なトランジスタの内の第2のトラン
ジスタのコレクタであり、前記2つの付加的なト
ランジスタのベースは前記エピタキシヤル領域に
よつて形成されており、しかも 前記第2の領域を動作電位電源の端子に、前記
第3領域を第1の出力に、前記第4領域を第2の
出力に、前記第5領域を(電流ソースの)入力に
それぞれ接続するための導電性接続手段を含むこ
とを特徴とする集積化飽和保護型電流ソース。
2 前記エピタキシヤル領域中に形成され、前記
第5の領域とともに前記入力に接続される前記第
1の領域と同じ半導体材料の導電型の第6の領域
を具えることを特徴とする前記請求の範囲第1項
記載の飽和保護型電流ソース。
第5の領域とともに前記入力に接続される前記第
1の領域と同じ半導体材料の導電型の第6の領域
を具えることを特徴とする前記請求の範囲第1項
記載の飽和保護型電流ソース。
3 前記第1の半導体材料はP−型材料であり、
かつ前記第2の半導体材料はN−型材料であるこ
とを特徴とする前記請求の範囲第2項記載の飽和
保護型電流ソース。
かつ前記第2の半導体材料はN−型材料であるこ
とを特徴とする前記請求の範囲第2項記載の飽和
保護型電流ソース。
発明の背景
本発明は電流ソースに関し、より詳細には多負
荷回路にソース電流を供給するためのモノリシツ
ク集積電流ソースに関する。
荷回路にソース電流を供給するためのモノリシツ
ク集積電流ソースに関する。
多出力電流を供給するのに現在モノリシツク集
積回路に使用されている電流ソースには、たとえ
ばモトローラ社製のMLM−124演算増幅器に使
用されているソースがある。比較のため、この電
流ソースの概略図を、先行技術と表示して本明細
書の第1図に掲げる。図示の通り、この回路は入
力トランジスタと少なくとも第1と第2のソース
トランジスタとを含んで成る。この電流ソースの
動作とこれに関連する問題の詳細については、本
明細書に記載する。
積回路に使用されている電流ソースには、たとえ
ばモトローラ社製のMLM−124演算増幅器に使
用されているソースがある。比較のため、この電
流ソースの概略図を、先行技術と表示して本明細
書の第1図に掲げる。図示の通り、この回路は入
力トランジスタと少なくとも第1と第2のソース
トランジスタとを含んで成る。この電流ソースの
動作とこれに関連する問題の詳細については、本
明細書に記載する。
この先行技術の電流ソースを集積回路として製
造した場合、基本的に2種類の欠点を生じる。第
1に、何らかの理由で出力ソーストランジスタの
一つが飽和した場合、入力トランジスタと出力ト
ランジスタの間の電流比の整合が不均衡となり、
もう一つのソーストランジスタの出力電流と前記
入力電流との比が不適当となる。第2に、集積回
路の基板と飽和ソーストランジスタのコレクタ−
ベース接合との間に寄生トランジスタが形成され
る可能性がある。この寄生トランジスタが形成さ
れると基板中に電流が注入され、こうして電流が
浪費されるだけでなく集積回路における電力消費
量が多くなる。以上二つの問題点はともに望まし
くない。
造した場合、基本的に2種類の欠点を生じる。第
1に、何らかの理由で出力ソーストランジスタの
一つが飽和した場合、入力トランジスタと出力ト
ランジスタの間の電流比の整合が不均衡となり、
もう一つのソーストランジスタの出力電流と前記
入力電流との比が不適当となる。第2に、集積回
路の基板と飽和ソーストランジスタのコレクタ−
ベース接合との間に寄生トランジスタが形成され
る可能性がある。この寄生トランジスタが形成さ
れると基板中に電流が注入され、こうして電流が
浪費されるだけでなく集積回路における電力消費
量が多くなる。以上二つの問題点はともに望まし
くない。
こうして、先行技術の特徴を具備するととも
に、1個又は複数個の出力ソースデバイスの飽和
に対する保護機能を備えた改良電流ソースが必要
である。
に、1個又は複数個の出力ソースデバイスの飽和
に対する保護機能を備えた改良電流ソースが必要
である。
発明の要約
したがつて、本発明の一つの特徴は改良電流ソ
ースを提供するにある。
ースを提供するにある。
本発明のもう一つの特徴は、電流ソース出力デ
バイスを含んで成り、かつそのうち少くとも一つ
のデバイスの飽和に対する保護機能を備えた改良
電流ソースを提供するにある。
バイスを含んで成り、かつそのうち少くとも一つ
のデバイスの飽和に対する保護機能を備えた改良
電流ソースを提供するにある。
本発明の更に一つの特徴は、出力電流ソースト
ランジスタの一つが飽和した場合に、過剰電力消
費が生じないように保護する回路を具備した集積
回路状に形成するのに適した改良電流ソースを提
供するにある。
ランジスタの一つが飽和した場合に、過剰電力消
費が生じないように保護する回路を具備した集積
回路状に形成するのに適した改良電流ソースを提
供するにある。
本発明では、こうした目的及びその他ここに記
載しなかつた目的に応じて、入力トランジスタと
少なくとも第1と第2の出力電流ソーストランジ
スタとを具備した集積回路状に形成するのに適し
た電流ソースが提供される。前記各トランジスタ
のベース電極は相互に共通接続される。これらト
ランジスタのエミツタも動作電位電源の供給され
る端子に共通接続される。入力トランジスタのコ
レクタはそのベースとともに、一定の電流を引込
む使用回路に接続される。第1と第2の出力トラ
ンジスタのコレクタはそれぞれの使用回路に接続
される。2個の追加トランジスタを使用する改良
技術において、このトランジスタのベースは、入
力トランジスタと第1と第2の出力トランジスタ
の共通接続ベースに接続される。この2個の追加
トランジスタのエミツタは第1の出力トランジス
タのコレクタに接続され、追加された2個のうち
1個のトランジスタのコレクタは入力トランジス
タのコレクタに接続される。追加された2個のう
ちもう一方のトランジスタのコレクタは第2の出
力トランジスタのコレクタに接続される。
載しなかつた目的に応じて、入力トランジスタと
少なくとも第1と第2の出力電流ソーストランジ
スタとを具備した集積回路状に形成するのに適し
た電流ソースが提供される。前記各トランジスタ
のベース電極は相互に共通接続される。これらト
ランジスタのエミツタも動作電位電源の供給され
る端子に共通接続される。入力トランジスタのコ
レクタはそのベースとともに、一定の電流を引込
む使用回路に接続される。第1と第2の出力トラ
ンジスタのコレクタはそれぞれの使用回路に接続
される。2個の追加トランジスタを使用する改良
技術において、このトランジスタのベースは、入
力トランジスタと第1と第2の出力トランジスタ
の共通接続ベースに接続される。この2個の追加
トランジスタのエミツタは第1の出力トランジス
タのコレクタに接続され、追加された2個のうち
1個のトランジスタのコレクタは入力トランジス
タのコレクタに接続される。追加された2個のう
ちもう一方のトランジスタのコレクタは第2の出
力トランジスタのコレクタに接続される。
2個の追加トランジスタは対称構造であり、た
とえば第1の出力トランジスタが飽和するなどし
て飽和電流が生じた場合、この飽和電流は両者間
に等しく分割され、他方の追加トランジスタの出
力電流を入力電流に整合した大きさに維持する。
とえば第1の出力トランジスタが飽和するなどし
て飽和電流が生じた場合、この飽和電流は両者間
に等しく分割され、他方の追加トランジスタの出
力電流を入力電流に整合した大きさに維持する。
第1図は先行技術による電流ソース回路の概略
図である。
図である。
第2図は本発明の電流ソースの概略図である。
第3図は本発明を具えた集積回路の輪郭図であ
り、電流ソース回路を形成する半導体領域の夫々
の輪郭を示したものである。
り、電流ソース回路を形成する半導体領域の夫々
の輪郭を示したものである。
第4図は、第3図の矢印4−4の方向に切断し
た本発明の電流ソース回路の拡大断面図である。
た本発明の電流ソース回路の拡大断面図である。
好ましい実施例の詳細な説明
第1図は、後に説明するように入力電流の大き
さに関して量的に増減できる出力電流を提供する
ために、先行技術において使用されている電流ソ
ースを示したものである。こうした電流ソースを
使用した集積回路の例は、モトローラ社製の前記
MLM−124演算増幅器である。第1図のトラン
ジスタ12〜16は、1976年に刊行された「モト
ローラ半導体データライブラリ」(“Motorola
Semiconductor Data Library”)の第6巻シリ
ーズBの3ページから163ページに図示されてい
るMLM−124演算増幅器のトランジスタQ15,
Q16,Q19に対応するものと考えてよい。図
示のように、この3個のトランジスタは、動作電
位電源V+の端子18に接続されたそれぞれのエ
ミツタ電極と並列接続されている。3個のトラン
ジスタのベースは相互に共通接続されており、ト
ランジスタ14のコレクタはそのベースに接続さ
れている。
さに関して量的に増減できる出力電流を提供する
ために、先行技術において使用されている電流ソ
ースを示したものである。こうした電流ソースを
使用した集積回路の例は、モトローラ社製の前記
MLM−124演算増幅器である。第1図のトラン
ジスタ12〜16は、1976年に刊行された「モト
ローラ半導体データライブラリ」(“Motorola
Semiconductor Data Library”)の第6巻シリ
ーズBの3ページから163ページに図示されてい
るMLM−124演算増幅器のトランジスタQ15,
Q16,Q19に対応するものと考えてよい。図
示のように、この3個のトランジスタは、動作電
位電源V+の端子18に接続されたそれぞれのエ
ミツタ電極と並列接続されている。3個のトラン
ジスタのベースは相互に共通接続されており、ト
ランジスタ14のコレクタはそのベースに接続さ
れている。
動作時にトランジスタ14のコレクタは、トラ
ンジスタ12,14,16のベース電流のほか、
端子20を介して該トランジスタ14のコレクタ
電流を引込む回路に接続される。トランジスタ1
2のコレクタは、一般に端子22を介して該トラ
ンジスタから電流を引込み何らかの使用装置に接
続される。トランジスタ12と16は出力デバイ
スと考えることができ、トランジスタ14は入力
デバイスと考えることができるが、ここで考察を
進める上では、回路出力の駆動のため電流ソース
の出力は端子24を介してトランジスタ16のコ
レクタから取出すものと考える。この種の回路で
は、トランジスタ16と同じ複数の追加トランジ
スタを接続するか、あるいはマルチコレクタデバ
イスを用いることにより、任意数の電流ソース出
力を得ることができる。しかし解析を簡単にする
ため、ここでは電流ソース10は、具備トランジ
スタ数3個だけ12〜16のものとして図示し
た。
ンジスタ12,14,16のベース電流のほか、
端子20を介して該トランジスタ14のコレクタ
電流を引込む回路に接続される。トランジスタ1
2のコレクタは、一般に端子22を介して該トラ
ンジスタから電流を引込み何らかの使用装置に接
続される。トランジスタ12と16は出力デバイ
スと考えることができ、トランジスタ14は入力
デバイスと考えることができるが、ここで考察を
進める上では、回路出力の駆動のため電流ソース
の出力は端子24を介してトランジスタ16のコ
レクタから取出すものと考える。この種の回路で
は、トランジスタ16と同じ複数の追加トランジ
スタを接続するか、あるいはマルチコレクタデバ
イスを用いることにより、任意数の電流ソース出
力を得ることができる。しかし解析を簡単にする
ため、ここでは電流ソース10は、具備トランジ
スタ数3個だけ12〜16のものとして図示し
た。
3個のデバイスは何れも順方向電流利得が高
く、ベース電流は無視できるものと想定し、また
トランジスタ12,14,16のベース−エミツ
タ接合は何れも等面積で、各トランジスタに流れ
る電流は等しいものと想定する。ただし、それぞ
れのデバイスのベース−エミツタ領域かコレクタ
−ベース領域のいずれかを増減することにより、
トランジスタ12及び16のコレクタでは、トラ
ンジスタ14のコレクタに見られる入力電流に対
してそれぞれ異なる電流比の出力が得られること
が認められている。以上の前提から、3個のトラ
ンジスタの動作が何れも順方向能動領域において
生じたとき、電流I12,I14,Iinは何れも等価とな
る。
く、ベース電流は無視できるものと想定し、また
トランジスタ12,14,16のベース−エミツ
タ接合は何れも等面積で、各トランジスタに流れ
る電流は等しいものと想定する。ただし、それぞ
れのデバイスのベース−エミツタ領域かコレクタ
−ベース領域のいずれかを増減することにより、
トランジスタ12及び16のコレクタでは、トラ
ンジスタ14のコレクタに見られる入力電流に対
してそれぞれ異なる電流比の出力が得られること
が認められている。以上の前提から、3個のトラ
ンジスタの動作が何れも順方向能動領域において
生じたとき、電流I12,I14,Iinは何れも等価とな
る。
以上に記載した先行技術電流ソース回路では、
たとえばトランジスタ16が飽和状態となつたと
きに問題が生じる。この状態となるのは、トラン
ジスタ16のコレクタにおける電圧が高くなつて
該トランジスタのベース−コレクタ接合に順バイ
アスが生じるときである。また、該コレクタの回
路が開いたとき、即ち端子24に接続されている
負荷が遮断されたときにもトランジスタ16は飽
和状態となり得る。これはもちろん、トランジス
タ16から負荷に注入できるコレクタ電流以上の
ベース電流増加が生じたためである。したがつて
飽和状態のトランジスタ16はコレクタ電流をベ
ース電極に再注入することになる。この再注入電
流はトランジスタ16からの追加ベース電流とな
り、その影響はトランジスタ16の電流利得がゼ
ロに低下したに等しい。一例を挙げると、トラン
ジスタ12を流れるのと同量のコレクタ電流がト
ランジスタ16にも流れると想定すると、トラン
ジスタ16のベースに再注入された追加ベース電
流はトランジスタ14のコレクタ−ベース接合を
通じて逆吸収され、Iioの大きさの増大となつて表
われる。事実、以上のような前提条件のもとでト
ランジスタ16が飽和した場合、もしそれぞれの
デバイスの逆ベータ(βr)が順ベータ(βf)より
はるかに小さければ、トランジスタ12における
電流は約1/2に減じることを実際に明らかにする
ことができる。こうして両電流間に不整合が生じ
るが、これは望ましいことではない。
たとえばトランジスタ16が飽和状態となつたと
きに問題が生じる。この状態となるのは、トラン
ジスタ16のコレクタにおける電圧が高くなつて
該トランジスタのベース−コレクタ接合に順バイ
アスが生じるときである。また、該コレクタの回
路が開いたとき、即ち端子24に接続されている
負荷が遮断されたときにもトランジスタ16は飽
和状態となり得る。これはもちろん、トランジス
タ16から負荷に注入できるコレクタ電流以上の
ベース電流増加が生じたためである。したがつて
飽和状態のトランジスタ16はコレクタ電流をベ
ース電極に再注入することになる。この再注入電
流はトランジスタ16からの追加ベース電流とな
り、その影響はトランジスタ16の電流利得がゼ
ロに低下したに等しい。一例を挙げると、トラン
ジスタ12を流れるのと同量のコレクタ電流がト
ランジスタ16にも流れると想定すると、トラン
ジスタ16のベースに再注入された追加ベース電
流はトランジスタ14のコレクタ−ベース接合を
通じて逆吸収され、Iioの大きさの増大となつて表
われる。事実、以上のような前提条件のもとでト
ランジスタ16が飽和した場合、もしそれぞれの
デバイスの逆ベータ(βr)が順ベータ(βf)より
はるかに小さければ、トランジスタ12における
電流は約1/2に減じることを実際に明らかにする
ことができる。こうして両電流間に不整合が生じ
るが、これは望ましいことではない。
前記先行技術の回路には、これをモノリシツク
集積回路として形成した場合に生じるもう一つの
問題がある。これが生じるのは、トランジスタ1
6のベース及びコレクタと集積回路の基板との間
の集積回路構造によつて寄生PNPトランジスタ
が形成されるときである。即ち該基板をコレクタ
とし、ベースはトランジスタ16のベースと共通
接続され、エミツタはトランジスタ16のコレク
タと接続されたPNPトランジスタが形成される。
したがつてトランジスタ16が飽和すると、この
寄生トランジスタが導電性となり、前記基板に電
流を注入する。これによりIioとI12との間の不整
合が幾分緩和されるものの、集積回路全体の消費
電力は許容できないほど増大する。またこれによ
り、両電流間の不均衡が充分に解消するわけでは
ない。
集積回路として形成した場合に生じるもう一つの
問題がある。これが生じるのは、トランジスタ1
6のベース及びコレクタと集積回路の基板との間
の集積回路構造によつて寄生PNPトランジスタ
が形成されるときである。即ち該基板をコレクタ
とし、ベースはトランジスタ16のベースと共通
接続され、エミツタはトランジスタ16のコレク
タと接続されたPNPトランジスタが形成される。
したがつてトランジスタ16が飽和すると、この
寄生トランジスタが導電性となり、前記基板に電
流を注入する。これによりIioとI12との間の不整
合が幾分緩和されるものの、集積回路全体の消費
電力は許容できないほど増大する。またこれによ
り、両電流間の不均衡が充分に解消するわけでは
ない。
ほかの図は、以上に述べた先行技術の電流ソー
スの問題点を解決する本発明の電流ソース30を
示したものである。第2図以下において、第1図
の構成要素及びノードに相当するものには同じ参
照番号を使用する。図示したように、回路上の問
題点を克服するため定電流ソース10にPNPト
ランジスタ32と34と付加した。トランジスタ
32と34のベース電極はトランジスタ12,1
4,16の相互接続ベースに接続する。トランジ
スタ32と34のエミツタはトランジスタ16の
コレクタに接続し、トランジスタ32のコレクタ
はトランジスタ14のコレクタに接続する。トラ
ンジスタ34のコレクタはトランジスタ12のコ
レクタに接続する。トランジスタ32と34は第
3図に図示するように対称構造を有し、したがつ
てベースに供給される電流を等分に受持つものと
想定する。また、トランジスタ12のコレクタは
ほぼ一定のコレクタ電流を生成する負荷36に接
続されるものと想定する。トランジスタ14のコ
レクタも、ほぼ一定のコネクタ電流を生成する何
らかの種類の負荷もしくは使用装置38に接続さ
れる。こうして、以下に述べる電流ソース30の
説明においては回路の出力はノード24を介して
提供されるものと想定する。ただしノード22
(トランジスタ12のコレクタ)も回路の出力と
考えることができる。
スの問題点を解決する本発明の電流ソース30を
示したものである。第2図以下において、第1図
の構成要素及びノードに相当するものには同じ参
照番号を使用する。図示したように、回路上の問
題点を克服するため定電流ソース10にPNPト
ランジスタ32と34と付加した。トランジスタ
32と34のベース電極はトランジスタ12,1
4,16の相互接続ベースに接続する。トランジ
スタ32と34のエミツタはトランジスタ16の
コレクタに接続し、トランジスタ32のコレクタ
はトランジスタ14のコレクタに接続する。トラ
ンジスタ34のコレクタはトランジスタ12のコ
レクタに接続する。トランジスタ32と34は第
3図に図示するように対称構造を有し、したがつ
てベースに供給される電流を等分に受持つものと
想定する。また、トランジスタ12のコレクタは
ほぼ一定のコレクタ電流を生成する負荷36に接
続されるものと想定する。トランジスタ14のコ
レクタも、ほぼ一定のコネクタ電流を生成する何
らかの種類の負荷もしくは使用装置38に接続さ
れる。こうして、以下に述べる電流ソース30の
説明においては回路の出力はノード24を介して
提供されるものと想定する。ただしノード22
(トランジスタ12のコレクタ)も回路の出力と
考えることができる。
動作時において、負荷もしくは使用手段40が
電流ソース30の出力から遮断されているか、あ
るいはこの負荷によるノード24での電圧の大き
さが増大してトランジスタ16のコレクタ−ベー
ス接合に順バイアスを与えるときは、このトラン
ジスタは飽和状態になると思われる。これにより
トランジスタ16のコレクタ−ベース接合に、ま
たトランジスタ32と34のベース−エミツタ接
合に同時に電流が流れる。トランジスタ32と3
4のエミツタ電流は、デバイスの電流利得が高い
ため、大部分それぞれのコレクタに達する。この
コレクタ電流は、トランジスタが対称形であるた
め等価である。トランジスタ16を流れるベース
−コレクタ電流が小さく、飽和電流の大部分がト
ランジスタ32と34の間で等分されると想定す
ると、次式が成立し、 Iio=I14+I32=I14+1/2ISAT I22=I12+I34=I12+1/2ISAT こうして次式も成立する。
電流ソース30の出力から遮断されているか、あ
るいはこの負荷によるノード24での電圧の大き
さが増大してトランジスタ16のコレクタ−ベー
ス接合に順バイアスを与えるときは、このトラン
ジスタは飽和状態になると思われる。これにより
トランジスタ16のコレクタ−ベース接合に、ま
たトランジスタ32と34のベース−エミツタ接
合に同時に電流が流れる。トランジスタ32と3
4のエミツタ電流は、デバイスの電流利得が高い
ため、大部分それぞれのコレクタに達する。この
コレクタ電流は、トランジスタが対称形であるた
め等価である。トランジスタ16を流れるベース
−コレクタ電流が小さく、飽和電流の大部分がト
ランジスタ32と34の間で等分されると想定す
ると、次式が成立し、 Iio=I14+I32=I14+1/2ISAT I22=I12+I34=I12+1/2ISAT こうして次式も成立する。
Iio=I22(I12=I14及びI32=I34であるため)
したがつて、トランジスタ16が飽和したとし
ても、トランジスタ16からの飽和電流はトラン
ジスタ32と34の間で等分されるため、トラン
ジスタ12と14の間の電流比は一定のままであ
る。こうして、トランジスタ32と34は、出力
トランジスタ16が飽和した場合に入力トランジ
スタ14と出力トランジスタ12の間の均衡を維
持する使用装置と考えることができる。回路30
は相補形NPNトランジスタで構成することがで
き、その場合にもこれはPNPトランジスタ12,
14,16,32,34について以上に説明した
のと同様に動作する。
ても、トランジスタ16からの飽和電流はトラン
ジスタ32と34の間で等分されるため、トラン
ジスタ12と14の間の電流比は一定のままであ
る。こうして、トランジスタ32と34は、出力
トランジスタ16が飽和した場合に入力トランジ
スタ14と出力トランジスタ12の間の均衡を維
持する使用装置と考えることができる。回路30
は相補形NPNトランジスタで構成することがで
き、その場合にもこれはPNPトランジスタ12,
14,16,32,34について以上に説明した
のと同様に動作する。
トランジスタ12が飽和状態となり、かつこの
トランジスタが前記定電流負荷以外の負荷を駆動
している場合には、前記のように回路を保護する
ため、トランジスタ32と34を、擬似トランジ
スタ42と44で目示するように鏡像配置するこ
とができる。また、トランジスタ34を対称デバ
イスとする場合には、トランジスタ44は必要と
されない。
トランジスタが前記定電流負荷以外の負荷を駆動
している場合には、前記のように回路を保護する
ため、トランジスタ32と34を、擬似トランジ
スタ42と44で目示するように鏡像配置するこ
とができる。また、トランジスタ34を対称デバ
イスとする場合には、トランジスタ44は必要と
されない。
第3図及び第4図は回路30を集積回路状に構
成する新規な方法を例示したものであり、回路3
0は、もちろん、集積回路全体の一部に過ぎな
い。回路30は標準集積回路技術を用いて製作さ
れる。標準P型もしくはP−型基板46の上にN
−型半導体のエピタキシヤル層48の成長が生じ
る。エピタキシヤル層48の中にP+分離領域5
0が形成される。N−ベース領域56中には二つ
のP型コレクタ領域52と54が対称形成され
る。拡散層52,54の領域58,60はそれぞ
れトランジスタ12及び14のコレクタ領域に対
応し、領域62と64はそれぞれトランジスタ3
4と32のコレクタに相当する。エピタキシヤル
層48に形成されたN+領域66にはトランジス
タ14のベース接点が含まれる。エピタキシヤル
層48中に形成されたN+領域66はトランジス
タ14のベース接点を含んで成る。ベース接点6
6は、周知のように金属処理段階で形成される金
属導体67と物理的に接続される。P領域68は
トランジスタ12,14,16の共通エミツタを
形成する。トランジスタ12と16のベース領域
はN型エピタキシヤル領域48に形成され、トラ
ンジスタ16のコレクタはP型領域72に形成さ
れる。このP型領域72にはトランジスタ32と
34のエミツタも形成される。前記トランジスタ
とそれぞれのノード18−24の間の接続は、金
属層80−86を形成する前記金属処理段階にお
いて実施することができる。
成する新規な方法を例示したものであり、回路3
0は、もちろん、集積回路全体の一部に過ぎな
い。回路30は標準集積回路技術を用いて製作さ
れる。標準P型もしくはP−型基板46の上にN
−型半導体のエピタキシヤル層48の成長が生じ
る。エピタキシヤル層48の中にP+分離領域5
0が形成される。N−ベース領域56中には二つ
のP型コレクタ領域52と54が対称形成され
る。拡散層52,54の領域58,60はそれぞ
れトランジスタ12及び14のコレクタ領域に対
応し、領域62と64はそれぞれトランジスタ3
4と32のコレクタに相当する。エピタキシヤル
層48に形成されたN+領域66にはトランジス
タ14のベース接点が含まれる。エピタキシヤル
層48中に形成されたN+領域66はトランジス
タ14のベース接点を含んで成る。ベース接点6
6は、周知のように金属処理段階で形成される金
属導体67と物理的に接続される。P領域68は
トランジスタ12,14,16の共通エミツタを
形成する。トランジスタ12と16のベース領域
はN型エピタキシヤル領域48に形成され、トラ
ンジスタ16のコレクタはP型領域72に形成さ
れる。このP型領域72にはトランジスタ32と
34のエミツタも形成される。前記トランジスタ
とそれぞれのノード18−24の間の接続は、金
属層80−86を形成する前記金属処理段階にお
いて実施することができる。
動作中にトランジスタ16が飽和すると、トラ
ンジスタ32と34は、それぞれのエミツタ−ベ
ース接合が順バイアスとなることにより導電性と
なる。こうなるのはこれらの接合がトランジスタ
16のコレクタ−ベース領域と同じ領域で形成さ
れているためである。また、トランジスタ32と
34は半導体中に対称形成されているため、等価
のコレクタ−エミツタ電流を供給する。
ンジスタ32と34は、それぞれのエミツタ−ベ
ース接合が順バイアスとなることにより導電性と
なる。こうなるのはこれらの接合がトランジスタ
16のコレクタ−ベース領域と同じ領域で形成さ
れているためである。また、トランジスタ32と
34は半導体中に対称形成されているため、等価
のコレクタ−エミツタ電流を供給する。
N+材の埋込層74を形成することにより、前
述のような寄生基板PNPトランジスタに関連す
る問題は次のように二通りに解消される。第1
に、トランジスタ16の実際のコレクシヨン領域
を分離せずにトランジスタ12,14,32,3
4のコレクタで取囲むことにより、側方注入正孔
がこれらデバイスのコレクタで集収され、アース
に分路されるのではなく回路機能において活用さ
れる。第2に、デバイスを拡大してN+埋込拡散
領域74の面積を大きくとることにより、トラン
ジスタ16のコレクタからP−基板46へ向けて
下方注入される正孔の流れが阻止され、排斥され
る。こうして、下方注入が阻止されるか、あるい
は少なくとも厳しく制限され、こうして寄生
PNPトランジスタの形成が防止される。これに
より基板中への電力散逸が防止される。
述のような寄生基板PNPトランジスタに関連す
る問題は次のように二通りに解消される。第1
に、トランジスタ16の実際のコレクシヨン領域
を分離せずにトランジスタ12,14,32,3
4のコレクタで取囲むことにより、側方注入正孔
がこれらデバイスのコレクタで集収され、アース
に分路されるのではなく回路機能において活用さ
れる。第2に、デバイスを拡大してN+埋込拡散
領域74の面積を大きくとることにより、トラン
ジスタ16のコレクタからP−基板46へ向けて
下方注入される正孔の流れが阻止され、排斥され
る。こうして、下方注入が阻止されるか、あるい
は少なくとも厳しく制限され、こうして寄生
PNPトランジスタの形成が防止される。これに
より基板中への電力散逸が防止される。
以上に記載したのは出力ソーストランジスタの
うちの一つが飽和しても入力と出力の電流比が一
定に維持される、複数のソーストランジスタを含
んで成る改良電流ソースである。また前記回路で
は、出力ソーストランジスタのうちの一つが飽和
しても、該デバイスの電力消費量が増大すること
はない。
うちの一つが飽和しても入力と出力の電流比が一
定に維持される、複数のソーストランジスタを含
んで成る改良電流ソースである。また前記回路で
は、出力ソーストランジスタのうちの一つが飽和
しても、該デバイスの電力消費量が増大すること
はない。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/079,667 US4345166A (en) | 1979-09-28 | 1979-09-28 | Current source having saturation protection |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56501265A JPS56501265A (ja) | 1981-09-03 |
JPH0222405B2 true JPH0222405B2 (ja) | 1990-05-18 |
Family
ID=22152034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55502186A Expired JPH0222405B2 (ja) | 1979-09-28 | 1980-09-08 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4345166A (ja) |
EP (1) | EP0037818B1 (ja) |
JP (1) | JPH0222405B2 (ja) |
DE (1) | DE3070113D1 (ja) |
WO (1) | WO1981000924A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4581547A (en) * | 1984-02-22 | 1986-04-08 | Motorola, Inc. | Integrated circuit that eliminates latch-up and analog signal error due to current injected from the substrate |
JPH0654777B2 (ja) * | 1985-02-12 | 1994-07-20 | キヤノン株式会社 | ラテラルトランジスタを有する回路 |
US4794277A (en) * | 1986-01-13 | 1988-12-27 | Unitrode Corporation | Integrated circuit under-voltage lockout |
US4812891A (en) * | 1987-12-17 | 1989-03-14 | Maxim Integrated Products | Bipolar lateral pass-transistor for CMOS circuits |
US5410241A (en) * | 1993-03-25 | 1995-04-25 | National Semiconductor Corporation | Circuit to reduce dropout voltage in a low dropout voltage regulator using a dynamically controlled sat catcher |
US5508551A (en) * | 1994-03-02 | 1996-04-16 | Harris Corporation | Current mirror with saturation limiting |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3579059A (en) * | 1968-03-11 | 1971-05-18 | Nat Semiconductor Corp | Multiple collector lateral transistor device |
US3878551A (en) * | 1971-11-30 | 1975-04-15 | Texas Instruments Inc | Semiconductor integrated circuits having improved electrical isolation characteristics |
NL7200294A (ja) * | 1972-01-08 | 1973-07-10 | ||
CH548931A (de) * | 1972-06-16 | 1974-05-15 | Sommer Rudolf | Fahrbare vorrichtung zur foerderung klebrigen oder dickfluessigen foerdergutes in eine foerderleitung. |
US3958267A (en) * | 1973-05-07 | 1976-05-18 | National Semiconductor Corporation | Current scaling in lateral pnp structures |
US3820007A (en) * | 1973-07-09 | 1974-06-25 | Itt | Monolithic integrated voltage stabilizer circuit with tapped diode string |
DE2344244C3 (de) * | 1973-09-01 | 1982-11-25 | Robert Bosch Gmbh, 7000 Stuttgart | Laterale Transistorstruktur |
US4153909A (en) * | 1973-12-10 | 1979-05-08 | National Semiconductor Corporation | Gated collector lateral transistor structure and circuits using same |
US3987477A (en) * | 1974-09-25 | 1976-10-19 | Motorola, Inc. | Beta compensated integrated current mirror |
US3973215A (en) * | 1975-08-04 | 1976-08-03 | Rca Corporation | Current mirror amplifier |
-
1979
- 1979-09-28 US US06/079,667 patent/US4345166A/en not_active Expired - Lifetime
-
1980
- 1980-09-08 WO PCT/US1980/001104 patent/WO1981000924A1/en not_active Application Discontinuation
- 1980-09-08 DE DE8080901869T patent/DE3070113D1/de not_active Expired
- 1980-09-08 JP JP55502186A patent/JPH0222405B2/ja not_active Expired
-
1981
- 1981-04-08 EP EP80901869A patent/EP0037818B1/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
EP0037818A4 (en) | 1982-09-10 |
JPS56501265A (ja) | 1981-09-03 |
DE3070113D1 (en) | 1985-03-21 |
US4345166A (en) | 1982-08-17 |
EP0037818B1 (en) | 1985-02-06 |
EP0037818A1 (en) | 1981-10-21 |
WO1981000924A1 (en) | 1981-04-02 |
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