JP2001168651A - 半導体装置 - Google Patents
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】
【課題】 複数の抵抗素子を内蔵する半導体装置に関
し、印加電圧により抵抗値にバラツキが生じない半導体
装置を提供することを目的とする。 【解決手段】 反転増幅器１０の入力抵抗１２及び帰還
抵抗１３を、ポリシリコンを用いた抵抗素子１００から
構成し、入力抵抗１２と帰還抵抗１３に同電圧が印加さ
れるようにするとともに、抵抗素子１００のシールド部
１０８に印加される電圧が入力抵抗１２と帰還抵抗１３
とで同相となるように配置する。
し、印加電圧により抵抗値にバラツキが生じない半導体
装置を提供することを目的とする。 【解決手段】 反転増幅器１０の入力抵抗１２及び帰還
抵抗１３を、ポリシリコンを用いた抵抗素子１００から
構成し、入力抵抗１２と帰還抵抗１３に同電圧が印加さ
れるようにするとともに、抵抗素子１００のシールド部
１０８に印加される電圧が入力抵抗１２と帰還抵抗１３
とで同相となるように配置する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に、複数の抵抗素子を内蔵する半導体装置に関する。
特に、複数の抵抗素子を内蔵する半導体装置に関する。
【０００２】
【従来の技術】バイポーラ集積回路などの半導体装置の
抵抗としては、エピタキシャル層に形成された拡散層が
用いられている。図７は従来の半導体装置の一例の構成
図を示す。図７（Ａ）は断面図、図７（Ｂ）は平面図を
示す。
抵抗としては、エピタキシャル層に形成された拡散層が
用いられている。図７は従来の半導体装置の一例の構成
図を示す。図７（Ａ）は断面図、図７（Ｂ）は平面図を
示す。
【０００３】従来の半導体装置１は、ｐ型の半導体基板
２上にｐ＋形のアイソレーション層３で分離されたｎ型
のエピタキシャル層４が形成され、エピタキシャル層４
上に不純物注入法により各種拡散層が形成され、各種素
子を形成されている。抵抗素子は、図７に示すようにｎ
形エピタキシャル層４上にｐ形のベース拡散層５を形成
し、このベース拡散層５の抵抗を利用して構成される。
このとき、エピタキシャル層４とベース拡散層５とでｐ
ｎ接合が形成される。
２上にｐ＋形のアイソレーション層３で分離されたｎ型
のエピタキシャル層４が形成され、エピタキシャル層４
上に不純物注入法により各種拡散層が形成され、各種素
子を形成されている。抵抗素子は、図７に示すようにｎ
形エピタキシャル層４上にｐ形のベース拡散層５を形成
し、このベース拡散層５の抵抗を利用して構成される。
このとき、エピタキシャル層４とベース拡散層５とでｐ
ｎ接合が形成される。
【０００４】このエピタキシャル層４とベース拡散層５
とのｐｎ接合は、ベース拡散層５の電位がエピタキシャ
ル層４の電位より高い電位になると、順方向の接合とな
り、漏れ電流が発生する。よって、この種の抵抗素子で
は、エピタキシャル層４の電位がベース拡散層５の電位
より高い電位になるようにエピタキシャル層４にバイア
ス電圧Ｖbiasを印加している。バイアス電圧Ｖbiasは、
ｎ＋形の拡散層６を介してエピタキシャル層４に印加さ
れる。
とのｐｎ接合は、ベース拡散層５の電位がエピタキシャ
ル層４の電位より高い電位になると、順方向の接合とな
り、漏れ電流が発生する。よって、この種の抵抗素子で
は、エピタキシャル層４の電位がベース拡散層５の電位
より高い電位になるようにエピタキシャル層４にバイア
ス電圧Ｖbiasを印加している。バイアス電圧Ｖbiasは、
ｎ＋形の拡散層６を介してエピタキシャル層４に印加さ
れる。
【０００５】なお、半導体基板２上にはＳｉＯ2 からな
る絶縁層７、Ａｌからなる電極８、ＳｉＮ2 からなる保
護層９が形成される。
る絶縁層７、Ａｌからなる電極８、ＳｉＮ2 からなる保
護層９が形成される。
【０００６】
【発明が解決しようとする課題】しかるに、従来の半導
体装置の抵抗は、エピタキシャル層４にバイアス電圧Ｖ
biasを印加し、エピタキシャル層４とベース拡散層５と
の間に逆方向電圧を印加していた。このため、エピタキ
シャル層４とベース拡散層５との間に空乏層が生じ、こ
の空乏層の影響によりベース拡散層５に電圧依存性が生
じる。
体装置の抵抗は、エピタキシャル層４にバイアス電圧Ｖ
biasを印加し、エピタキシャル層４とベース拡散層５と
の間に逆方向電圧を印加していた。このため、エピタキ
シャル層４とベース拡散層５との間に空乏層が生じ、こ
の空乏層の影響によりベース拡散層５に電圧依存性が生
じる。
【０００７】この電圧依存性は特に反転アンプの帰還抵
抗として用いた場合に問題となる。本発明は上記の点に
鑑みてなされたもので、印加電圧により抵抗値にバラツ
キが生じない半導体装置を提供することを目的とする。
抗として用いた場合に問題となる。本発明は上記の点に
鑑みてなされたもので、印加電圧により抵抗値にバラツ
キが生じない半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の請求項１は、両
端に印加される電圧の方向に応じて抵抗値が変化する複
数の抵抗素子（１２、１３；３１、３２；１２、４１、
４２）を有する半導体装置（１０〜４０）であって、前
記複数の抵抗素子（１２、１３；３１、３２；１２、４
１、４２）で両端に印加される電圧の方向が同じになる
ように、前記複数の抵抗素子（１２、１３；３１、３
２；１２、４１、４２）を配置したことを特徴とする。
端に印加される電圧の方向に応じて抵抗値が変化する複
数の抵抗素子（１２、１３；３１、３２；１２、４１、
４２）を有する半導体装置（１０〜４０）であって、前
記複数の抵抗素子（１２、１３；３１、３２；１２、４
１、４２）で両端に印加される電圧の方向が同じになる
ように、前記複数の抵抗素子（１２、１３；３１、３
２；１２、４１、４２）を配置したことを特徴とする。
【０００９】請求項２は、前記複数の抵抗素子は、印加
電圧が略同一となるように設けられたことを特徴とする
請求項１記載の半導体装置。請求項１によれば、複数の
抵抗素子（１２、１３；３１、３２；１２、４１、４
２）で、両端に印加される電圧の方向が同一であるた
め、複数の抵抗素子（１２、１３；３１、３２；１２、
４１、４２）で抵抗値の変動を同一にできる。このた
め、抵抗比で特性が決定される回路において、複数の抵
抗素子（１２、１３；３１、３２；１２、４１、４２）
に印加される電圧が変化しても、抵抗比が変わることが
なくなり、回路の特性変化を防止できる。
電圧が略同一となるように設けられたことを特徴とする
請求項１記載の半導体装置。請求項１によれば、複数の
抵抗素子（１２、１３；３１、３２；１２、４１、４
２）で、両端に印加される電圧の方向が同一であるた
め、複数の抵抗素子（１２、１３；３１、３２；１２、
４１、４２）で抵抗値の変動を同一にできる。このた
め、抵抗比で特性が決定される回路において、複数の抵
抗素子（１２、１３；３１、３２；１２、４１、４２）
に印加される電圧が変化しても、抵抗比が変わることが
なくなり、回路の特性変化を防止できる。
【００１０】請求項２は、複数の抵抗素子（１２、１
３；３１、３２；１２、４１、４２）で、印加電圧が略
同一となるようにする。請求項２によれば、複数の抵抗
素子（１２、１３；３１、３２；１２、４１、４２）で
印加電圧を略同一にすることに複数の抵抗素子（１２、
１３；３１、３２；１２、４１、４２）での抵抗比の変
動を略零にすることができる。
３；３１、３２；１２、４１、４２）で、印加電圧が略
同一となるようにする。請求項２によれば、複数の抵抗
素子（１２、１３；３１、３２；１２、４１、４２）で
印加電圧を略同一にすることに複数の抵抗素子（１２、
１３；３１、３２；１２、４１、４２）での抵抗比の変
動を略零にすることができる。
【００１１】なお、上記括弧内の参照符号は、本発明の
理解を容易にするために付したものであり、一例に過ぎ
ず、図示の態様に限定されるものではない。
理解を容易にするために付したものであり、一例に過ぎ
ず、図示の態様に限定されるものではない。
【００１２】
【発明の実施の形態】図１は本発明の第１実施例のブロ
ック構成図を示す。本実施例では、オペアンプを用いた
反転増幅回路に本発明を適用したときの実施例について
説明する。本実施例の反転増幅回路１０は、オペアンプ
１１、入力抵抗１２、帰還抵抗１３から構成され、半導
体基板上に一体に形成される。
ック構成図を示す。本実施例では、オペアンプを用いた
反転増幅回路に本発明を適用したときの実施例について
説明する。本実施例の反転増幅回路１０は、オペアンプ
１１、入力抵抗１２、帰還抵抗１３から構成され、半導
体基板上に一体に形成される。
【００１３】オペアンプ１１は、反転入力端子Ｔinに入
力抵抗１２を介して入力信号が供給され、出力端子Ｔou
t と反転入力端子- との間に帰還抵抗１３が接続され
る。入力抵抗１２及び帰還抵抗１３は、ポリシリコンを
用いた抵抗素子から構成される。図２は本発明の第１実
施例の抵抗素子の構成図を示す。同図中、図７と同一構
成部分には同一符号を付し、その説明は省略する。
力抵抗１２を介して入力信号が供給され、出力端子Ｔou
t と反転入力端子- との間に帰還抵抗１３が接続され
る。入力抵抗１２及び帰還抵抗１３は、ポリシリコンを
用いた抵抗素子から構成される。図２は本発明の第１実
施例の抵抗素子の構成図を示す。同図中、図７と同一構
成部分には同一符号を付し、その説明は省略する。
【００１４】本実施例の抵抗素子１００は、アイソレー
ション層３により分離されたエピタキシャル層４が形成
された半導体基板２上に絶縁層１０１を形成し、さら
に、絶縁層１０１上に抵抗層１０２を形成した構成とさ
れている。なお、抵抗層１０２はアイソレーション層３
上に絶縁層１０１を介して配置することも可能である。
抵抗層１０２は、例えば、ポリシリコン抵抗材料や金属
抵抗材料が用いられる。ポリシリコン抵抗材料は、例え
ば、ＣＭＯＳ集積回路においてゲートとして用いられて
いる。抵抗層１０２は、このＣＭＯＳ集積回路において
ゲートとして用いられているポリシリコン抵抗材料をＣ
ＭＯＳプロセスにより形成される。
ション層３により分離されたエピタキシャル層４が形成
された半導体基板２上に絶縁層１０１を形成し、さら
に、絶縁層１０１上に抵抗層１０２を形成した構成とさ
れている。なお、抵抗層１０２はアイソレーション層３
上に絶縁層１０１を介して配置することも可能である。
抵抗層１０２は、例えば、ポリシリコン抵抗材料や金属
抵抗材料が用いられる。ポリシリコン抵抗材料は、例え
ば、ＣＭＯＳ集積回路においてゲートとして用いられて
いる。抵抗層１０２は、このＣＭＯＳ集積回路において
ゲートとして用いられているポリシリコン抵抗材料をＣ
ＭＯＳプロセスにより形成される。
【００１５】なお、このとき、ＣＭＯＳ集積回路におい
てゲートとして用いられるポリシリコンは低抵抗である
ので、高抵抗が必要な場合には不純物等を混入量を制御
する。なお、抵抗層１０２に用いる抵抗材料は、ポリシ
リコン抵抗に限定されるものではない。
てゲートとして用いられるポリシリコンは低抵抗である
ので、高抵抗が必要な場合には不純物等を混入量を制御
する。なお、抵抗層１０２に用いる抵抗材料は、ポリシ
リコン抵抗に限定されるものではない。
【００１６】抵抗層１０２上には絶縁層１０３が形成さ
れる。絶縁層１０３には、抵抗層１０２の両端にコンタ
クト１０４、１０５が形成される。絶縁層１０３の上に
は、配線１０６、１０７が形成される。配線１０６は、
絶縁層１０３に形成されたコンタクト１０４を通して抵
抗層１０２に接続される。また、配線１０７は、絶縁層
１０３に形成されたコンタクト１０５を通して抵抗層１
０２に接続される。
れる。絶縁層１０３には、抵抗層１０２の両端にコンタ
クト１０４、１０５が形成される。絶縁層１０３の上に
は、配線１０６、１０７が形成される。配線１０６は、
絶縁層１０３に形成されたコンタクト１０４を通して抵
抗層１０２に接続される。また、配線１０７は、絶縁層
１０３に形成されたコンタクト１０５を通して抵抗層１
０２に接続される。
【００１７】配線１０７は、コンタクト１０５上だけで
なく、抵抗層１０２上に延在され、抵抗層１０２を絶縁
層１０３を介してシールドするシールド部１０８を有す
る。配線１０６、１０７上に保護層９が積層される。上
記構成の抵抗素子１００によれば、半導体基板２にアイ
ソレーション層３により分離形成されたエピタキシャル
層４上に絶縁層１０１を介して抵抗層１０２を形成した
ため、エピタキシャル層４にバイアス電圧を印加するこ
とがないので、抵抗層１０２への入出力配線１０６、１
０７を配置すればよく、よって、配線を簡略化できると
ともに、占有面積を小さくでき、半導体装置全体の小型
化に寄与できる。
なく、抵抗層１０２上に延在され、抵抗層１０２を絶縁
層１０３を介してシールドするシールド部１０８を有す
る。配線１０６、１０７上に保護層９が積層される。上
記構成の抵抗素子１００によれば、半導体基板２にアイ
ソレーション層３により分離形成されたエピタキシャル
層４上に絶縁層１０１を介して抵抗層１０２を形成した
ため、エピタキシャル層４にバイアス電圧を印加するこ
とがないので、抵抗層１０２への入出力配線１０６、１
０７を配置すればよく、よって、配線を簡略化できると
ともに、占有面積を小さくでき、半導体装置全体の小型
化に寄与できる。
【００１８】入力抵抗１２は、抵抗素子１００の配線１
０６が入力端子Ｔinに接続され、配線１０７がオペアン
プ１１の反転入力端子に接続される。また、帰還抵抗１
３は、抵抗素子１００の配線１０６がオペアンプ１１の
反転入力端子に接続され、配線１０７がオペアンプ１１
の出力端子に接続される。これは、入力抵抗１２及び帰
還抵抗１３の抵抗素子１００の抵抗の電圧依存性による
増幅度の変動を防止するためである。
０６が入力端子Ｔinに接続され、配線１０７がオペアン
プ１１の反転入力端子に接続される。また、帰還抵抗１
３は、抵抗素子１００の配線１０６がオペアンプ１１の
反転入力端子に接続され、配線１０７がオペアンプ１１
の出力端子に接続される。これは、入力抵抗１２及び帰
還抵抗１３の抵抗素子１００の抵抗の電圧依存性による
増幅度の変動を防止するためである。
【００１９】ここで、抵抗素子１００の抵抗の電圧依存
性について説明する。図３は本発明の第１実施例の抵抗
素子の抵抗の電圧依存性を示す図を示す。図３に示すよ
うに抵抗素子１００は、電圧＋Ｖ1 で抵抗値ｒ1 を示
し、電圧−Ｖ1 で抵抗値ｒ2 を示す。なお、電圧の極性
は、配線１０６側が大きく、配線１０７側が小さいとき
正極性とされ、配線１０６側が小さく、配線１０７側が
大きいとき負極性とされる。
性について説明する。図３は本発明の第１実施例の抵抗
素子の抵抗の電圧依存性を示す図を示す。図３に示すよ
うに抵抗素子１００は、電圧＋Ｖ1 で抵抗値ｒ1 を示
し、電圧−Ｖ1 で抵抗値ｒ2 を示す。なお、電圧の極性
は、配線１０６側が大きく、配線１０７側が小さいとき
正極性とされ、配線１０６側が小さく、配線１０７側が
大きいとき負極性とされる。
【００２０】抵抗素子１００は、電圧＋Ｖ1 と電圧−Ｖ
1 とで抵抗値がΔｒ＝（ｒ1 −ｒ2）だけ異なる。図１
に示す反転増幅回路１０は、入力抵抗１２と帰還抵抗１
３との抵抗比に応じて増幅度が決定される。このため、
入力抵抗１２、帰還抵抗１３の抵抗比が変動すると、増
幅度が変動する。
1 とで抵抗値がΔｒ＝（ｒ1 −ｒ2）だけ異なる。図１
に示す反転増幅回路１０は、入力抵抗１２と帰還抵抗１
３との抵抗比に応じて増幅度が決定される。このため、
入力抵抗１２、帰還抵抗１３の抵抗比が変動すると、増
幅度が変動する。
【００２１】図１に示す反転増幅回路１０の増幅度の変
動を防止するには、入力抵抗１２の抵抗値と帰還抵抗１
３との抵抗値の変動を同じにして、抵抗比を常に同じに
する必要がある。図１に示すように入力抵抗１２及び帰
還抵抗１３を接続することにより入力抵抗１２と帰還抵
抗１３とでシールド部１０８の極性を同方向にすること
ができる。例えば、入力抵抗１２の印加電圧が正極性の
とき帰還抵抗１３の印加電圧も正極性となるので、入力
抵抗１２と帰還抵抗１３とで抵抗比は、一定に保持でき
る。このため、電圧の変動によらず、その増幅度を一定
に保持できる。
動を防止するには、入力抵抗１２の抵抗値と帰還抵抗１
３との抵抗値の変動を同じにして、抵抗比を常に同じに
する必要がある。図１に示すように入力抵抗１２及び帰
還抵抗１３を接続することにより入力抵抗１２と帰還抵
抗１３とでシールド部１０８の極性を同方向にすること
ができる。例えば、入力抵抗１２の印加電圧が正極性の
とき帰還抵抗１３の印加電圧も正極性となるので、入力
抵抗１２と帰還抵抗１３とで抵抗比は、一定に保持でき
る。このため、電圧の変動によらず、その増幅度を一定
に保持できる。
【００２２】よって、反転増幅回路１０のリニアリティ
及び歪率特性を向上させることができる。なお、本実施
例では、入力抵抗１２及びシールド部１０８を反転入力
端子に、そして、帰還抵抗１３のシールド部１０８を出
力端子Ｔinに接続したが、入力抵抗１２及び帰還抵抗１
３のシールド部１０８の接続を共に逆に接続しても印加
電圧を同相とすることができる。
及び歪率特性を向上させることができる。なお、本実施
例では、入力抵抗１２及びシールド部１０８を反転入力
端子に、そして、帰還抵抗１３のシールド部１０８を出
力端子Ｔinに接続したが、入力抵抗１２及び帰還抵抗１
３のシールド部１０８の接続を共に逆に接続しても印加
電圧を同相とすることができる。
【００２３】図４は本発明の第２実施例のブロック構成
図を示す。同図中、図１と同一構成部分には同一符号を
付し、その説明は省略する。本実施例の反転増幅器２０
は、入力抵抗１２及び帰還抵抗１３の配線１０６と配線
１０７とを第１実施例とは反対に接続した構成とされて
いる。すなわち、入力抵抗１２は、配線１０６がオペア
ンプ１１の反転入力端子に接続され、配線１０７が入力
端子Ｔinに接続される。また、帰還抵抗１３は、配線１
０６が出力端子Ｔout に接続され、配線１０７がオペア
ンプ１１の反転入力端子に接続される。
図を示す。同図中、図１と同一構成部分には同一符号を
付し、その説明は省略する。本実施例の反転増幅器２０
は、入力抵抗１２及び帰還抵抗１３の配線１０６と配線
１０７とを第１実施例とは反対に接続した構成とされて
いる。すなわち、入力抵抗１２は、配線１０６がオペア
ンプ１１の反転入力端子に接続され、配線１０７が入力
端子Ｔinに接続される。また、帰還抵抗１３は、配線１
０６が出力端子Ｔout に接続され、配線１０７がオペア
ンプ１１の反転入力端子に接続される。
【００２４】以上により、入力抵抗１２と帰還抵抗１３
とでシールド部１０８と配線１０６との電位の関係を同
位相にすることができる。なお、第１及び第２実施例で
は、反転増幅器に適用した例について説明したが、非反
転増幅器にも適用可能である。図５は本発明の第３実施
例のブロック構成図を示す。同図中、図１と同一構成部
分には同一符号を付し、その説明は省略する。
とでシールド部１０８と配線１０６との電位の関係を同
位相にすることができる。なお、第１及び第２実施例で
は、反転増幅器に適用した例について説明したが、非反
転増幅器にも適用可能である。図５は本発明の第３実施
例のブロック構成図を示す。同図中、図１と同一構成部
分には同一符号を付し、その説明は省略する。
【００２５】本実施例の非反転増幅回路３０は、オペア
ンプ１１及び抵抗３１、３２から構成される。抵抗３
１、３２は、図２と同様な構成である。抵抗３１は、配
線１０６が接地され、配線１０７がオペアンプ１１の反
転入力端子に接続される。抵抗３２は、配線１０６がオ
ペアンプ１１の反転入力端子に接続され、配線１０７が
オペアンプ１１の出力端子Ｔout に接続される。
ンプ１１及び抵抗３１、３２から構成される。抵抗３
１、３２は、図２と同様な構成である。抵抗３１は、配
線１０６が接地され、配線１０７がオペアンプ１１の反
転入力端子に接続される。抵抗３２は、配線１０６がオ
ペアンプ１１の反転入力端子に接続され、配線１０７が
オペアンプ１１の出力端子Ｔout に接続される。
【００２６】本実施例によれば、抵抗３１、３２には、
オペアンプ１１の出力端子Ｔout と接地との間に直列に
接続される。このため、オペアンプ１１の出力電圧が変
動すると、抵抗３１、３２のシールド部１０８には同位
相の電圧が印加される。なお、上記第１〜第３実施例で
は、増幅率を１倍とした場合について説明したが、複数
倍にすることもできる。
オペアンプ１１の出力端子Ｔout と接地との間に直列に
接続される。このため、オペアンプ１１の出力電圧が変
動すると、抵抗３１、３２のシールド部１０８には同位
相の電圧が印加される。なお、上記第１〜第３実施例で
は、増幅率を１倍とした場合について説明したが、複数
倍にすることもできる。
【００２７】図６は本発明の第４実施例のブロック構成
図を示す。同図中、図１と同一構成部分には同一符号を
付し、その説明は省略する。本実施例では、第１実施例
の反転増幅回路の倍率を２倍にする構成について説明す
る。本実施例の反転増幅回路４０は、帰還抵抗を同一構
成、抵抗値の２つの抵抗４１、４２から構成した。抵抗
４１、４２は、図２に示した抵抗素子１００と同一な構
成とされ、互いに直列に接続される。
図を示す。同図中、図１と同一構成部分には同一符号を
付し、その説明は省略する。本実施例では、第１実施例
の反転増幅回路の倍率を２倍にする構成について説明す
る。本実施例の反転増幅回路４０は、帰還抵抗を同一構
成、抵抗値の２つの抵抗４１、４２から構成した。抵抗
４１、４２は、図２に示した抵抗素子１００と同一な構
成とされ、互いに直列に接続される。
【００２８】抵抗４１は、配線１０６が抵抗４２の配線
１０７に接続され、配線１０７がオペアンプ１１の反転
入力端子に接続される。抵抗４２は、配線１０６がオペ
アンプ１１の出力端子Ｔout に接続され、配線１０７が
抵抗４１の配線１０６に接続される。このため、抵抗４
１と抵抗４２とで、シールド部１０８と配線１０６との
電位の関係が同相となる。また、抵抗４１、４２は、抵
抗値が等しいので、同一の電圧が印加される。
１０７に接続され、配線１０７がオペアンプ１１の反転
入力端子に接続される。抵抗４２は、配線１０６がオペ
アンプ１１の出力端子Ｔout に接続され、配線１０７が
抵抗４１の配線１０６に接続される。このため、抵抗４
１と抵抗４２とで、シールド部１０８と配線１０６との
電位の関係が同相となる。また、抵抗４１、４２は、抵
抗値が等しいので、同一の電圧が印加される。
【００２９】なお、本実施例では、増幅率を２倍にした
反転増幅回路について説明したが、ｎ個の抵抗を抵抗４
１、４２と同様に接続することにより増幅率をｎ倍にす
ることができる。また、本実施例では、抵抗１２、４
１、４２のシールド部１０８を抵抗１２、、４１、４２
の入力端子Ｔin側に接続したが、出力端子Ｔout 側に接
続してもよい。
反転増幅回路について説明したが、ｎ個の抵抗を抵抗４
１、４２と同様に接続することにより増幅率をｎ倍にす
ることができる。また、本実施例では、抵抗１２、４
１、４２のシールド部１０８を抵抗１２、、４１、４２
の入力端子Ｔin側に接続したが、出力端子Ｔout 側に接
続してもよい。
【００３０】さらに、本実施例では、反転増幅回路につ
いて説明したが、非反転増幅回路にも適用できる。さら
に、本実施例では、増幅回路の増幅率を決定する複数の
抵抗に適用したが、増幅回路に適用されるものではな
く、複数の抵抗を内蔵する回路一般に適用できる。
いて説明したが、非反転増幅回路にも適用できる。さら
に、本実施例では、増幅回路の増幅率を決定する複数の
抵抗に適用したが、増幅回路に適用されるものではな
く、複数の抵抗を内蔵する回路一般に適用できる。
【００３１】
【発明の効果】上述の如く、本発明の請求項１によれ
ば、シールド層に印加される電圧を複数の抵抗素子で同
位相となるように接続することにより複数の抵抗素子の
抵抗比の変動を小さくできる等の特長を有する。請求項
２によれば、複数の抵抗素子で印加電圧を略同一にする
ことに複数の抵抗素子での抵抗比の変動を略零にするこ
とができる等の特長を有する。
ば、シールド層に印加される電圧を複数の抵抗素子で同
位相となるように接続することにより複数の抵抗素子の
抵抗比の変動を小さくできる等の特長を有する。請求項
２によれば、複数の抵抗素子で印加電圧を略同一にする
ことに複数の抵抗素子での抵抗比の変動を略零にするこ
とができる等の特長を有する。
【図１】本発明の第１実施例のブロック構成図である。
【図２】本発明の第１実施例の抵抗素子の構成図であ
る。
る。
【図３】本発明の第１実施例の抵抗素子の抵抗の電圧依
存性を示す図である。
存性を示す図である。
【図４】本発明の第２実施例のブロック構成図である。
【図５】本発明の第３実施例のブロック構成図である。
【図６】本発明の第４実施例のブロック構成図である。
【図７】従来の半導体装置の一例の構成図である。
２ 半導体基板 ３ アイソレーション層 ４ エピタキシャル層 １０、２０、４０ 反転増幅回路 １１ オペアンプ １２ 入力抵抗 １３ 帰還抵抗 １００ 半導体装置 １０１ 絶縁層 １０２ 抵抗層 １０３ 絶縁層 １０４、１０５ 電極
フロントページの続き Ｆターム(参考） 5F038 AR04 AR09 AR23 BH10 DF01 EZ20 5J090 AA01 CA11 CA14 CN01 FN10 HA25 KA01 MA13 MN02 TA01 TA02
Claims (2)
- 【請求項１】 両端に印加される電圧の方向に応じて抵
抗値が変化する複数の抵抗素子を有する半導体装置であ
って、 前記複数の抵抗素子で両端に印加される電圧の方向が同
じになるように、前記複数の抵抗素子を配置したことを
特徴とする半導体装置。 - 【請求項２】 前記複数の抵抗素子は、印加電圧が略同
一となるように設けられたことを特徴とする請求項１記
載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35504399A JP2001168651A (ja) | 1999-12-14 | 1999-12-14 | 半導体装置 |
| US09/717,669 US6369654B1 (en) | 1999-12-14 | 2000-11-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35504399A JP2001168651A (ja) | 1999-12-14 | 1999-12-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168651A true JP2001168651A (ja) | 2001-06-22 |
Family
ID=18441607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35504399A Pending JP2001168651A (ja) | 1999-12-14 | 1999-12-14 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6369654B1 (ja) |
| JP (1) | JP2001168651A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
| JP2012065159A (ja) * | 2010-09-16 | 2012-03-29 | Fujitsu Ten Ltd | 増幅回路システム |
| JP2012109535A (ja) * | 2010-10-20 | 2012-06-07 | Asahi Kasei Electronics Co Ltd | 抵抗素子及び反転バッファ回路 |
| JP2013187470A (ja) * | 2012-03-09 | 2013-09-19 | Asahi Kasei Electronics Co Ltd | 非反転バッファ回路 |
| JP2013197487A (ja) * | 2012-03-22 | 2013-09-30 | Asahi Kasei Electronics Co Ltd | 反転バッファ回路および電子ボリューム回路 |
| JP2013207217A (ja) * | 2012-03-29 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | 非反転バッファ回路 |
| US8928397B2 (en) | 2011-08-08 | 2015-01-06 | Spansion Llc | Semiconductor device and voltage divider |
Families Citing this family (7)
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| JPH11330385A (ja) * | 1998-05-20 | 1999-11-30 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイス |
| US7586162B1 (en) * | 2004-05-14 | 2009-09-08 | Peregrine Semiconductor Corporation | High-value integrated resistor and method of making |
| JP6110081B2 (ja) * | 2012-06-21 | 2017-04-05 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| US9553139B2 (en) | 2015-01-30 | 2017-01-24 | Semiconductor Components Industries, Llc | Semiconductor component and method of manufacture |
| US9704624B2 (en) | 2015-06-30 | 2017-07-11 | Stmicroelectronics S.R.L. | Integrated circuit (IC) including semiconductor resistor and resistance compensation circuit and related methods |
| US10535651B2 (en) | 2016-10-12 | 2020-01-14 | Mediatek Inc. | Impedance circuit with poly-resistor |
| US10461702B2 (en) * | 2017-04-19 | 2019-10-29 | Mediatek Inc. | Amplifier circuit having poly resistor with biased depletion region |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204636A (en) * | 1992-05-05 | 1993-04-20 | Xerox Corporation | Dynamic limiting circuit for an amplifier |
| US5489547A (en) * | 1994-05-23 | 1996-02-06 | Texas Instruments Incorporated | Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient |
| JPH08130419A (ja) * | 1994-11-01 | 1996-05-21 | Fujitsu Ltd | 増幅器並びにこれを有する受信機及び通信機 |
| US6023091A (en) * | 1995-11-30 | 2000-02-08 | Motorola, Inc. | Semiconductor heater and method for making |
-
1999
- 1999-12-14 JP JP35504399A patent/JP2001168651A/ja active Pending
-
2000
- 2000-11-21 US US09/717,669 patent/US6369654B1/en not_active Expired - Lifetime
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| JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
| US8330199B2 (en) | 2008-10-31 | 2012-12-11 | Renesas Electronics Corporation | Semiconductor device having resistors with a biased substrate voltage |
| JP2012065159A (ja) * | 2010-09-16 | 2012-03-29 | Fujitsu Ten Ltd | 増幅回路システム |
| JP2012109535A (ja) * | 2010-10-20 | 2012-06-07 | Asahi Kasei Electronics Co Ltd | 抵抗素子及び反転バッファ回路 |
| US8928397B2 (en) | 2011-08-08 | 2015-01-06 | Spansion Llc | Semiconductor device and voltage divider |
| JP2013187470A (ja) * | 2012-03-09 | 2013-09-19 | Asahi Kasei Electronics Co Ltd | 非反転バッファ回路 |
| JP2013197487A (ja) * | 2012-03-22 | 2013-09-30 | Asahi Kasei Electronics Co Ltd | 反転バッファ回路および電子ボリューム回路 |
| JP2013207217A (ja) * | 2012-03-29 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | 非反転バッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6369654B1 (en) | 2002-04-09 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060414 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090512 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091006 |