JP2010109233A - 半導体装置 - Google Patents
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Abstract
【解決手段】基板領域(25A,25B)上に互いに直列に接続される抵抗素子(R1、R2)において、抵抗素子の基板領域と対応の抵抗素子の間の平均電位が逆極性でかつ大きさが等しくなるように、抵抗素子端部と対応の基板領域とをバイアス配線(27A,27B)で接続する。
【選択図】図8
Description
図1は、この発明において利用される抵抗素子の平面レイアウトを概略的に示す図である。図1において、抵抗素子を構成する矩形形状のポリシリコン抵抗体1は、素子分離膜2上に配置される。この素子分離膜2は、たとえばシャロー・トレンチ・アイソレーション(STI)膜である。素子分離膜2周辺に基板領域(図1には示さず)表面に、高濃度不純物領域3が設けられる。この高濃度不純物領域3は、一例として、P型不純物が高濃度に注入された高濃度P型不純物層である。この高濃度不純物領域3を介して、この下部に形成されるウェル領域(基板領域)に対し基板バイアス電圧が供給される(基板に対する電圧供給地用については後に詳細に説明する)。P型不純物領域3が利用されるのは、抵抗体1のポリシリコンは、その抵抗値を調整するために、P型不純物が注入されたP型ポリシリコンであるためである。また、抵抗素子の基板領域を構成するウェルは、P型ウェルである。
R=R0(1+k・Vx)、
k:基板電圧依存性の一次係数、
Vxは、基板(Pウェル)からの抵抗素子の両端ノードに対する平均電位を示し、次式で表わされる:
Vx=(V(NA)+V(NB))/2−V2、
V(NA)およびV(NB)は、それぞれ、図4に示すノードNAおよびNBの電位を示す。
Vb=(Va+Vc)/2
抵抗素子R1においては、その基板領域(ウェル)が、ノードAに電気的に接続され、基板電圧は、電圧Vaに設定される。一方、抵抗素子R2については、その基板領域が、ノードCに接続され、その基板電圧が、電圧Vcに設定される。
Vx(AB)=(Va+Vb)/2−Va
=(−Va+Vc)/4
一方、ノードBおよびC間の基板からの平均電位Vx(BC)は、次式で表わされる:
Vx(BC)=(Vb+Vc)/2−Vc
=−(−Va+Vc)/4
したがって、この抵抗素子R1およびR2の基板からの平均電位Vx(AB)およびVx(BC)は、その絶対値が等しく符号が反対である。
R1=R0(1+k・Vx(AB))
=R0(1+k・Vx(AB))
=R0(1+k・((−Va+Vc)/4))、
R2=R0(1+k・Vx(BC))
=R0(1−k((−Va+Vc)/4))
上式から、これらの抵抗素子R1およびR2の基板電圧依存性は互いに大きさが等しく、変化方向の符号が逆である。したがって、抵抗素子R1およびR2で形成される合成抵抗R1+R2は、基板電圧依存性が相殺され、上述の式から、R1+R2=2・R0となり、基板電圧に依存しない一定の値を有する抵抗が実現される。
図10は、この発明の実施の形態2に従う抵抗素子の接続を示す図である。図10において、抵抗素子R1およびR2は、ノードAおよびC間に直列に接続される。抵抗素子R1およびR2の間の接続ノードBは、これらの抵抗素子R1およびR2の基板領域に電気的に接続される。抵抗素子R1およびR2は、互いに等しい抵抗値Rを有する。
Vx(AB)=(Va+Vb)/2−Vb
=−(−Va+Vc)/4、
ノードBC間の基板からの平均電位:
Vx(BC)=(Vb+Vc)/−Vb
=(−Va+Vc)/4
したがって、この図10に示す抵抗素子の基板領域の接続態様においては、図11に示すように、ノードBC間の基板からの平均電位Vx(BC)とノードAB間の基板からの平均電位Vx(AB)は、実施の形態1と逆の態様であるものの、その絶対値が等しく、符号が逆である。従って、抵抗素子R1およびR2は、基板電圧非印加時の抵抗値が等しいため、抵抗比の変化率が、応じて、符号が反対で大きさが同じとなる。したがって、図10に示す接続態様においても、抵抗素子R1およびR2の合成抵抗2・Rは、その基板電圧依存性を相殺することができ、ノードAおよびC間の抵抗値を、安定に基板電圧に依存しない一定値に保持することができる。
図14は、この発明の実施の形態3に従う抵抗素子の平面レイアウトを概略的に示す図である。図14において、抵抗素子R1およびR2が、実施の形態2と同様、ノードAおよびCの間に直列に接続され、抵抗素子R1およびR2の接続ノードBの電位が、高濃度不純物領域42を介してPウェル45に伝達される。抵抗素子R1およびR2の平面レイアウトは、図12に示す平面レイアウトにおいて接続配線26Aおよび26Cが、図の縦方向に延在する点を除いて同じである。図14において、これらの抵抗素子R1およびR2の図12に示す平面レイアウトと対応する部分には同一参照番号を付し、その詳細説明は省略する。
図15は、この発明の実施の形態4に従う抵抗の接続態様を示す図である。図15において、ノードAおよびノードBの間に抵抗素子Z1およびZ2が直列に接続され、また、ノードBおよびCの間に、抵抗素子Z3およびZ4が直列に接続される。抵抗素子Z1およびZ2の基板領域は、ノードAと電気的に接続され、抵抗素子Z3およびZ4の基板領域は、ノードCに電気的に接続される。抵抗素子Z1−Z4は、抵抗値Rを有する。
Vx(Z1)=(−Va+Vb)/4、
Vx(Z2)=3(−Va+Vb)/4、
Vx(Z3)=3(Vb−Vc)/4、
Vx(Z4)=(Vb−Vc)/4。
Vx(Z1)=(−Va+Vc)/8、
Vx(Z2)=3(−Va+Vc)/8、
Vx(Z3)=−3(Va+Vc)/8、
Vx(Z4)=−(Va+Vc)/8。
図17は、この発明の実施の形態5に従う抵抗素子の接続態様を示す図である。図17において、ノードAおよびBの間に抵抗素子Z1およびZ2が直列に接続され、ノードBおよびCの間に抵抗素子Z3およびZ4が直列に接続される。これらの抵抗素子Z1およびZ2の基板領域は、ノードBに電気的に接続され、抵抗素子Z3およびZ4の基板領域は、ノードBと電気的に接続される。これらの抵抗素子Z1−Z4の抵抗値は、互いに等しく、Rである。
Vx(Z1)=3・(Va−Vc)/8、
Vx(Z2)=(Va−Vc)/8、
Vx(Z3)=−(Va−Vc)/8、
Vx(Z4)=(−3)・(Va−Vc)/8。
図19は、この発明に従う抵抗素子を含む抵抗回路が適用されるオーディオ用ΔΣアナログ/デジタル変換回路の構成を概略的に示すブロック図である。図19において、このΔΣアナログ/デジタル変換回路は、アナログ入力信号AINLおよびAINRそれぞれに対して設けられるシングルエンド/差動信号変換器100Lおよび100Rと、これらのシングルエンド/差動信号変換器100Lおよび100Rに対して設けられるΔΣ変調器102Lおよび102Rと、これらのΔΣ変調器102Lおよび102Rの出力信号をフィルタ処理してデジタル信号DOUTを生成するデジタルフィルタ104を含む。
図24は、この発明の実施の形態7に従う増幅回路の接続の構成を概略的に示す図である。図24において、オペアンプ120の負入力へは、入力信号Vinが抵抗素子ZR1およびZR2の直列体を介して与えられる。オペアンプ120の出力は、抵抗素子ZR4およびZR3の直列体を介して負入力に結合され、その正入力は、基準電圧源に結合される。すなわち、入力抵抗が抵抗素子ZR1およびZR2の直列体で構成され、帰還抵抗が、抵抗素子ZR3およびZR4の直列体で構成される。
図25は、この発明の実施の形態7の変更例の増幅回路の構成を概略的に示す図である。図25において、オペアンプ120の負入力は、抵抗素子ZR5およびZR6の直列体を介して入力信号Vinを受け、その出力が、抵抗素子ZR8およびZR7の直列体を介して負入力に結合される。オペアンプ120の正入力は、基準電圧源に結合される。抵抗素子ZR5およびZR6の直列体が入力抵抗を構成し、抵抗素子ZR7およZR8の直列体が帰還抵抗を構成し、オペアンプ120は、反転増幅器として動作する。
図26は、この発明の実施の形態7の変更例2に従う増幅回路の構成を概略的に示す図である。図26において、オペアンプ120は、その負入力に、抵抗素子ZR10を介して入力信号Vinを受け、また、その出力が、抵抗素子ZR11を介して負入力に結合される。抵抗素子ZR10は、その基板領域がオペアンプ120の負入力に結合され、抵抗素子ZR11の基板領域は、オペアンプ120の出力ノードに結合される。抵抗素子ZR10およびZR11は、抵抗値Rを有する。
図27は、この発明の実施の形態7の変更例3の増幅回路の構成を概略的に示す図である。図27において、全差動アンプ130は、正および負の入力ならびに正および負の出力を有する。全差動アンプ130の負入力は、抵抗素子ZZ1およびZZ2の直列体を介して入力信号を受け、また、その正出力が、抵抗素子ZZ6およびZZ5の直列体を介して負入力に結合される。全差動アンプ130の正入力は、抵抗素子ZZ4およびZZ3の直列体を介して基準電圧源に結合され、またその負出力が抵抗素子ZZ8およびZZ7の直列体を介して正入力に結合される。抵抗素子ZZ1−ZZ4は、各々、抵抗値Raを有し、抵抗素子ZZ5−ZZ8は、抵抗値Rbを有する。
Vout_p−Vout_n=(Rb/Ra)Vin、
Vout_p=(1/2)・Vin・(Rb/Ra)、および
Vout_n=−(1/2)・Vin・(Rb/Ra)
上式から明らかなように、入力抵抗および帰還抵抗の各々の抵抗値RaおよびRbの基板電圧依存性が隠され、利得を基板電圧に依存することなく一定に維持することができ、正確に入力信号から差動信号を生成することができる。
図28は、この発明の実施の形態7の変更例4の増幅回路の構成を概略的に示す図である。この図28に示す増幅回路においては、図27に示す抵抗素子ZZ10−ZZ17に代えて、抵抗素子ZZ1−ZZ8が利用される。抵抗素子ZZ10−ZZ17の基板領域の接続を除いて、全差動アンプ130に対する接続は、図27に示す全差動アンプの構成と同じである。
図29は、この発明の実施の形態7の変更例5の増幅回路の構成を概略的に示す図である。図29において、オペアンプ140は、負入力が抵抗回路RK1を介して基準電圧源に結合され、その出力が負入力に抵抗回路RK2を介して結合される。抵抗回路RK1およびRK2は、偶数個の抵抗素子(R1、R2;R3、R4)の直列体で各々構成され、各抵抗素子の基板領域の接続として、実施の形態1から5のいずれかに示した構成を利用する。これにより、抵抗回路RK1およびRK2各々において、抵抗素子の抵抗値の基板電圧依存性を相殺して、抵抗値RaおよびRbの基板電圧依存性を無くす。
図30は、この発明の実施の形態8に従う抵抗素子が適用される高精度オーディオ用ΔΣデジタル/アナログ変換回路の全体の構成を概略的に示す図である。図30において、ΔΣデジタル/アナログ変換回路は、入力デジタル信号DINのサンプリング周波数を等価的に増加させるインタポレーションフィルタ200と、このインタポレーションフィルタ200からのLおよびRチャネルに対応するデータに対しそれぞれΔΣ変調を行なうΔΣ変調器202Lおよび202Rと、これらのΔΣ変調器202Lおよび202Rの出力信号をアナログ信号に変換し、そのアナログ信号を電流信号の形態で出力する電流DAC(デジタル/アナログ変換器)204Lおよび204Rと、これらの電流DAC204Lおよび204Rからの電流信号を電圧信号に変換するI/V(電流/電圧)変換器206Lおよび206Rを含む。I/V変換器206Lおよび206Rから、それぞれLチャネル用のアナログ出力信号AOUTLおよびRチャネル用の出力アナログ信号AOUTRが生成される。
図34は、この発明の実施の形態9に従う増幅回路の構成を概略的に示す図である。図34において、オペアンプ250の負入力に対し、入力抵抗として、抵抗素子Z20およびZ21の直列体が接続され、帰還抵抗として、オペアンプ250の出力と負入力との間に抵抗素子Z23およびZ24の直列体が接続される。このオペアンプ250の正入力は基準電圧源に結合される。
Vx(A)=−α・VIN/2、
Vx(C)=(1−α)・VIN/2
ここで、VINは、抵抗素子Z20およびZ21全体にわたって印加される電圧であり、入力信号Vinと正入力の基準電源電圧(Vss)との和、すなわちVin+Vssで与えられる。
Ra=α・R0(1+k・(−α・Vin/2))、
Rc=(1−α)・R0・(1+k・(1−α)・VIN/2)、
Ra+Rc
=R0+k・R0・(1−2・α)・VIN/2、
=R0{1+k(1−2・α)・VIN/2}
ここで、R0は、抵抗素子Z20およびZ21の抵抗値RaおよびRcを形成する際の単位抵抗値を示す。
図41は、この発明の実施の形態9に従う増幅回路の変更例の構成を概略的に示す図である。この図41に示す増幅回路の構成は、以下の点で、図39に示す増幅回路の構成と異なる。すなわち、入力抵抗270を構成する抵抗素子Z31およびZ32の基板領域が、抵抗素子Z31およびZ32の間の接続ノードBに結合される。また、帰還抵抗を構成する抵抗素子Z33およびZ34の基板領域が、これらの抵抗素子Z33およびZ34の間の接続ノードに結合される。この図41に示す増幅器の他の構成および抵抗の接続態様は、図39に示す増幅回路の構成と同様である。
Vx(AB)=α・VIN/2、
Vx(BC)=−(1−α)・VIN/2
ここで、VINは、ノードAC間に印加される電圧を示す。
Ra+Rb
=R0+R0・k・(2・α−1)・VIN/2
=R0{1−k・(1−2・α)・VIN/2}
この上式に示す合成抵抗の基板電圧依存性は、前述の図39に示す入力抵抗の抵抗素子の合成抵抗の基板電圧依存性と極性が逆方向となる。したがって、基板電圧依存性係数kが負の場合、抵抗比αが0から1/2の間の場合には上に凸の入出力応答曲線が与えられ、抵抗比αが1/2から1の場合、図37に示すように下に凸の入出力応答曲線が得られる。また、基板電圧依存性係数kが、正の場合、先の図39に示す入力抵抗の接続態様と同様、抵抗比αが、0から1/2のときには、図37に示す下に凸の入出力応答特性が得られ、抵抗比αが1/2から1の間のときには、上に凸の入出力応答曲線が得られる。
図43は、この発明の実施の形態9に従う増幅回路の入力抵抗の他の平面配置を概略的に示す図である。図43に示す入力抵抗は、図41に示す入力抵抗270と同様の配置構成を有し、抵抗素子Z31およびZ32の基板領域が、これらの抵抗素子Z31およびZ32の間の接続ノードBに結合される。
図44は、この発明の実施の形態9の第3の変更例に従う増幅回路の構成を概略的に示す図である。図44において、オペアンプ250の負入力に、入力抵抗として、直列に抵抗素子Z41およびZ42が接続される。これらの抵抗素子Z41およびZ42は、それぞれ抵抗値Rを有する。これらの抵抗素子Z41およびZ42の基板領域は、それぞれ、信号入力ノードおよびオペアンプ250の負入力ノードに結合される。
図45は、この発明の実施の形態9の第4の変更例の増幅回路の構成を概略的に示す図である。図45において、オペアンプ250の入力抵抗は、抵抗素子Z45およびZ46の直列体により構成され、帰還抵抗370が、抵抗素子Z47およびZ48の直列体により構成される。抵抗素子Z45およびZ46の基板領域は、これらの抵抗素子Z45およびZ46の間の接続ノードに結合される。抵抗素子Z45およびZ46の抵抗値は互いに等しくRである。一方、帰還抵抗370を構成する抵抗素子Z47およびZ48の基板領域は、これらの抵抗素子Z47およびZ48の間の接続ノードに結合される。オペアンプ250の正入力は基準電圧源に結合される。
図46は、この発明の実施の形態9の第5の変更例の増幅回路の構成を概略的に示す図である。図46において、オペアンプ400の正入力に、入力信号Vinが与えられる。このオペアンプ400の出力ノードと負入力ノードの間に帰還抵抗402が接続され、また、この負入力と基準電圧源の間にバイアス抵抗404が設けられる。帰還抵抗402は、抵抗素子RZ2およびRZ3の直列体で構成され、バイアス抵抗404は、抵抗素子RZ0およびRZ1の直列体で構成される。これらの抵抗素子RZ0−RZ3は、その基板電圧との接続のための端子を有し、いわゆる3端子素子として、図46において示す。
Av=(1+(RZ2+RZ3)/(RZ0+RZ1))
上式から、非反転増幅動作時においても、帰還抵抗402およびバイアス抵抗404の抵抗比により、その増幅率が異なる。したがって、オペアンプ400の入出力特性にバイアス電圧依存性が存在する場合においても、帰還抵抗402およびバイアス抵抗404の抵抗値に基板電圧依存性を持たせることにより、実施の形態9においてこれまで説明したように、オペアンプ400の入出力特性のバイアス電圧依存性を、帰還抵抗/バイアス抵抗の抵抗値の基板電圧依存性により相殺することができる。
図47は、この発明の実施の形態10にしたがう抵抗素子の平面レイアウトを概略的に示す図である。図47においては、抵抗素子の配置を示す。図47において、Pウェル500表面に、素子分離膜504が形成される。この素子分離膜504を囲むように、Pウェル500表面に、高濃度P型不純物領域502が形成される。
Claims (15)
- 各々が基板領域上に絶縁膜を介して形成され、互いに直列に接続される複数の抵抗素子、および
前記基板領域と前記複数の抵抗素子の各々の一端を電気的に結合する少なくとも1つのバイアス配線を備え、前記バイアス配線は、前記複数の抵抗素子の一対の互いに直列接続される抵抗素子とそれぞれの対応の基板領域との間の電圧極性が互いに逆となるように配置される、半導体装置。 - 前記複数の抵抗素子は、偶数個の抵抗素子を備え、
前記バイアス配線は、対応の抵抗素子と対応の基板領域の間の平均電圧の極性について、正極性の抵抗素子と負極性の素子とが同数となるように配置される、請求項1記載の半導体装置。 - 前記複数の抵抗素子は、互いに直列に接続される第1および第2の抵抗素子を備え、
前記基板領域は、前記第1および第2の抵抗素子それぞれに対応して互いに分離して配置される複数のウェル領域を備え、
前記バイアス配線は、前記第1および第2の抵抗素子の接続ノードと異なる端部において前記第1および第2の抵抗素子を対応のウェル領域に接続する、請求項1記載の半導体装置。 - 前記複数の抵抗素子は、互いに直列に接続される第1および第2の抵抗素子を備え、
前記基板領域は、前記第1および第2の抵抗素子に共通に設けられるウェル領域を備え、
前記バイアス配線は、前記第1および第2の抵抗素子の間の接続ノードを前記ウェル領域に接続する、請求項1記載の半導体装置。 - 前記第1および第2の抵抗素子は、各々が、互いに直列に接続される複数のサブ抵抗素子を備える、請求項3または4に記載の半導体装置。
- 前記第1および第2の抵抗素子各々に隣接してかつ前記第1および第2の抵抗素子の基板領域にそれぞれが形成され、前記第1および第2の抵抗素子と同一形状を有しかつ両端が固定電源に結合される第1および第2のダミー抵抗素子をさらに備える、請求項3または4記載の半導体装置。
- 前記複数の抵抗素子は、互いに直列に接続されるとともに抵抗値が異なる第1および第2の抵抗素子を備える、請求項1に記載の半導体装置。
- 与えられた電流信号を電圧信号に変換する演算増幅器をさらに備え、
前記複数の抵抗素子は、前記演算増幅器の出力を入力に帰還する帰還抵抗を構成する抵抗素子を備える、請求項1記載の半導体装置。 - 入力信号を伝達される第1の入力と、固定電位が伝達される第2の入力と、第1および第2の出力とを有し、前記入力信号を増幅して前記第1および第2の出力に相補信号を生成する全差動増幅器をさらに備え、
前記複数の抵抗素子は、
前記入力信号を前記第1の入力に伝達する入力抵抗と、
前記第1の出力からの信号を前記第1の入力に帰還される第1の帰還抵抗と、
前記第2の出力からの信号を前記第2の入力に帰還させる第2の帰還抵抗とを備え、
前記入力抵抗、第1および第2の帰還抵抗の少なくとも1つの抵抗が、互いに直列に接続される第1および第2の抵抗素子を備え、前記バイアス配線が前記第1および第2の抵抗素子各々と対応の基板領域との電圧極性が逆と成るように配置される、請求項1に記載の半導体装置。 - 与えられた信号を増幅する演算増幅器と、
前記与えられた信号を前記演算増幅器の入力に伝達する入力抵抗と、
前記演算増幅器の出力の信号を前記入力に帰還する帰還抵抗とを備え、
前記複数の抵抗素子は、入力抵抗と前記帰還抵抗とをそれぞれ構成する抵抗素子を備え、前記バイアス配線が、前記入力抵抗を構成する抵抗素子の直列体および帰還抵抗を構成する抵抗素子の直列体に対してそれぞれ設けられる、請求項1記載の半導体装置。 - 前記入力抵抗と前記帰還抵抗の抵抗値は、前記基板領域の電圧非印加時には同じ値である、請求項10記載の半導体装置。
- 前記入力抵抗と前記帰還抵抗の抵抗値は、前記基板領域の電圧非印加時においても互いに異なる、請求項10記載の半導体装置。
- 前記入力抵抗および前記帰還抵抗の少なくとも一方は、互いに直列に接続される第1および第2の抵抗素子を備え、前記第1および第2の抵抗素子の基板電圧非印加時の抵抗値は同じである、請求項10に記載の半導体装置。
- 前記入力抵抗および前記帰還抵抗の少なくとも一方は、互いに直列に接続される第1および第2の抵抗素子を備え、前記第1および第2の抵抗素子の基板電圧非印加時の抵抗値は互いに異なる、請求項10記載の半導体装置。
- 入力信号を受ける第1の入力と、第2の入力と、出力とを有する演算増幅器をさらに備え、
前記複数の抵抗素子は、前記第2の入力と基準電源との間に接続されるバイアス抵抗を構成する抵抗素子と、前記出力と前記第2の入力との間に接続される帰還抵抗を構成する抵抗素子とを備え、前記バイアス抵抗および前記帰還抵抗の各々は、互いに直列に接続される一対の抵抗素子を備える、請求項1記載の半導体装置。
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