JP2014007185A - 半導体装置 - Google Patents
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Abstract
【課題】抵抗特性の安定化を実現できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０内に形成された第１導電型の第１のウェル領域１１Ａと、このウェル領域１１Ａから横方向に離間するように形成された第１導電型の第２のウェル領域１１Ｂと、半導体基板１０を被覆する中間絶縁膜２０，２１と、中間絶縁膜２０，２１上に形成された第１及び第２の抵抗層３２Ａ，３２Ｂと、第１のウェル領域１１Ａと第２のウェル領域１１Ｂとの間の半導体領域の直上に形成された導電層３３Ｂとを備える。第１の抵抗層３２Ａ及び第１のウェル領域１１Ａは第１の抵抗素子を構成し、第２の抵抗層３２Ｂ及び第２のウェル領域１１Ｂは第２の抵抗素子を構成する。中間絶縁膜２０，２１は、導電層３３Ｂと当該半導体領域との間に介在する。導電層３３Ｂは、当該半導体領域に反転層を形成させない電位に固定されている。
【選択図】図５
【解決手段】半導体装置は、半導体基板１０内に形成された第１導電型の第１のウェル領域１１Ａと、このウェル領域１１Ａから横方向に離間するように形成された第１導電型の第２のウェル領域１１Ｂと、半導体基板１０を被覆する中間絶縁膜２０，２１と、中間絶縁膜２０，２１上に形成された第１及び第２の抵抗層３２Ａ，３２Ｂと、第１のウェル領域１１Ａと第２のウェル領域１１Ｂとの間の半導体領域の直上に形成された導電層３３Ｂとを備える。第１の抵抗層３２Ａ及び第１のウェル領域１１Ａは第１の抵抗素子を構成し、第２の抵抗層３２Ｂ及び第２のウェル領域１１Ｂは第２の抵抗素子を構成する。中間絶縁膜２０，２１は、導電層３３Ｂと当該半導体領域との間に介在する。導電層３３Ｂは、当該半導体領域に反転層を形成させない電位に固定されている。
【選択図】図５
Description
本発明は、半導体集積回路の構成要素である抵抗素子を含む半導体装置に関する。
一般に、半導体集積回路では、抵抗素子は、電源電圧あるいは信号電圧の分圧や降圧などの電圧制御などのために広く使用されている。このような抵抗素子は、たとえば、特開平７−１１１３１１号公報（特許文献１）に開示されている。
図１は、特許文献１に開示されている抵抗素子を含む半導体装置の概略断面図である。図１に示される半導体装置は、ｎ型のシリコン基板１０１と、このシリコン基板１０１の表面層に形成された複数のｐ＋型の拡散抵抗領域１０３と、シリコン基板１０１上に形成された薄い酸化膜１２１と、この酸化膜１２１の上面のうち拡散抵抗領域１０３の直上を除く部分を被覆する多結晶シリコン層（低抵抗層）１０７とを有する。抵抗素子は、複数の拡散抵抗領域１０３によって構成される。また、拡散抵抗領域１０３は、ホウ素イオンなどの不純物イオンを薄い酸化膜１２１を通じてシリコン基板１０１に打ち込むことで形成される。多結晶シリコン層１０７は、所定の電源電圧に固定されているので、たとえシリコン基板１０１よりも上方の配線（図示せず）によって多結晶シリコン層１０７の直下に電界が形成されても、拡散抵抗領域１０３，１０３の相互間にｐ型反転層の形成によるリーク電流が発生することを防止することができる。
近年、アナログ集積回路では、電圧制御の高精度化が求められており、これに伴い、抵抗素子の特性の安定化（回路内の抵抗素子間の抵抗値のばらつき低減）が強く求められている。特許文献１の複数の拡散抵抗領域１０３からなる抵抗素子では、酸化膜１２１が薄いため、当該抵抗素子の特性が、多結晶シリコン層１０７に印加される電源電圧の変動の影響を受けて変動しやすいという問題がある。
上記に鑑みて本発明の目的は、抵抗特性の安定化を実現することができる半導体装置を提供することである。
本発明の一態様による半導体装置は、半導体集積回路を構成する複数の抵抗素子を含む半導体装置であって、半導体基板内に形成された第１導電型の不純物拡散領域からなる第１のウェル領域と、前記半導体基板の主面と平行な横方向に前記第１のウェル領域から離間するように前記半導体基板内に形成され、前記第１導電型を有する不純物拡散領域からなる第２のウェル領域と、前記半導体基板の当該主面を被覆する中間絶縁膜と、前記第１のウェル領域と前記第２のウェル領域との間の半導体領域の直上に形成され、前記半導体領域に前記第１導電型の反転層を形成させない電位に固定されている導電層と、前記中間絶縁膜上に形成され、前記第１のウェル領域と電気的に接続されている第１の抵抗層と、前記中間絶縁膜上に形成され、前記第２のウェル領域と電気的に接続されている第２の抵抗層とを備え、前記第１の抵抗層及び前記第１のウェル領域は、第１の抵抗素子を構成し、前記第２の抵抗層及び前記第２のウェル領域は、第２の抵抗素子を構成し、前記中間絶縁膜は、前記導電層と前記半導体領域との間に介在することを特徴とする。
本発明によれば、第１のウェル領域と第２のウェル領域との間の半導体領域の直上に導電層が形成されており、この導電層と半導体領域との間に中間絶縁膜が形成されている。導電層は、当該半導体領域において反転層を生じさせない電位に固定されているので、第１のウェル領域と第２のウェル領域との間が導通してリーク電流が発生することを抑制することができる。また、中間絶縁膜の存在により、リーク電流の発生を防止しつつ第１及び第２の抵抗素子の特性を安定化させることができる。
以下、本発明に係る実施の形態について図面を参照しつつ説明する。
図２は、本実施の形態の半導体装置１のレイアウトの一部を上面視で概略的に示す図である。この半導体装置１は、半導体集積回路を構成する抵抗素子やＭＯＳトランジスタや容量素子などの複数の半導体素子を備えている。図２は、これら複数の半導体素子のうち抵抗素子５Ａ，５Ｂ，５Ｃ，５Ｄのレイアウトを示す図である。また、図３は、図２の半導体装置１のＩＩＩ−ＩＩＩ線における概略断面図であり、図４は、図２の半導体装置１のＩＶ−ＩＶ線における概略断面図であり、図５は、図２の半導体装置１のＶ−Ｖ線における概略断面図であり、図６は、図２の半導体装置１のＶＩ−ＶＩ線における概略断面図である。なお、図３〜図６には、絶縁膜２０，２１，２２，２３が示されているが、図２では、それら絶縁膜２０，２１，２２，２３の図示は省略されている。
図２に示されるように、半導体装置１は、並列に配列されたｐ型不純物拡散領域からなるウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄと、これらウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの直上にそれぞれ形成された抵抗層３２Ａ，３２Ｂ，３２Ｃ，３２Ｄと、ウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの各々を上面視で取り囲むように形成された導電性配線層３３とを有する。導電性配線層３３は、所定の電源電圧Ｖｃｃに固定されている。抵抗層３２Ａ，３２Ｃ間は、第１接続配線層３８を介して互いに電気的に接続されており、抵抗層３２Ｂ，３２Ｄ間は、第２接続配線層３９を介して互いに電気的に接続されている。これら抵抗層３２Ａ，３２Ｂ，３２Ｃ，３２Ｄは、たとえば多結晶シリコン材料で構成することができる。また、導電性配線層３３、第１接続配線層３８及び第２接続配線層３９はそれぞれ、たとえばアルミニウムや銅などの金属材料で構成することが可能である。
図３〜図６に示されるように、半導体装置１は、ｎ型単結晶シリコン基板である半導体基板１０を有しており、この半導体基板１０の表層部に半導体基板１０の上面（主面）に平行な所定方向に延在するウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄが配置されている。これらウェル領域１１Ａ〜１１Ｄは、たとえば、半導体基板１０の上面にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてボロンイオンやフッ化ボロンイオンなどのｐ型不純物を選択的に注入し熱処理で活性化させることで形成され得る。
なお、本実施の形態では、半導体基板１０としてｎ型単結晶シリコン基板が使用されるが、これに限定されるものではない。ｎ型単結晶シリコン基板に代えて、たとえば、ｎ型エピタキシャル成長層を有する半導体基板や、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−ＩｎｓｕｌａｔｏｒまたはＳｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を使用してもよい。ＳＯＩ基板は、支持基板と、表層部をなす半導体層と、これら支持基板と半導体層との間に介在する埋め込み絶縁膜とを含むものである。埋め込み絶縁膜は、半導体層を支持基板から電気的に分離する機能を有する。
半導体基板１０の上面は、素子分離絶縁膜２０で被覆されている。この素子分離絶縁膜２０は、複数の半導体素子を横方向に電気的に分離する機能を有する。素子分離絶縁膜２０は、たとえば、ＬＯＣＯＳ法により０．１μｍ〜数μｍの厚みで形成されるフィールド絶縁膜とすることができる。なお、ＬＯＣＯＳ法に代えて、公知のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などのトレンチ分離技術を用いて素子分離絶縁膜２０が形成されてもよい。本実施の形態の素子分離絶縁膜２０の厚みは、半導体基板の上面に形成される一般的なゲート酸化膜などの表面酸化膜の厚みと比べると大きい。このような素子分離絶縁膜２０の上方に、抵抗素子５Ａ〜５Ｄを構成する抵抗層３２Ａ〜３２Ｄが形成されるので、比抵抗が高い抵抗層３２Ａ〜３２Ｄに対して半導体基板１０の電位が及ぼす影響を低減させることができる。
素子分離絶縁膜２０上には、シリコン酸化膜などの下層絶縁膜２１が形成されている。これら素子分離絶縁膜２０及び下層絶縁膜２１によって本発明の中間絶縁膜を構成することが可能である。また、下層絶縁膜２１上には、ウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの延在方向に延在する抵抗層３２Ａ，３２Ｂ，３２Ｃ，３２Ｄが形成されている。これら抵抗層３２Ａ〜３２Ｄは、下層絶縁膜２１の堆積後、たとえば、減圧ＣＶＤ法によりこの下層絶縁膜２１上にリンなどの不純物がドープされた多結晶シリコン層を成膜し、フォトリソグラフィ技術と異方性エッチングとでこの多結晶シリコン層をパターニングすることで形成される。
図６に示されるように、抵抗層３２Ａの直下のウェル領域１１Ａ内には、このウェル領域１１Ａよりも高濃度のｐ型不純物拡散領域であるｐ＋型のウェルコンタクト領域１２Ａが形成されており、抵抗層３２Ａは、下層絶縁膜２１に埋設されたコンタクトプラグ３１Ａとウェルコンタクト領域１２Ａとを通じてウェル領域１１Ａと電気的に接続される。同様に、抵抗層３２Ｂの直下のウェル領域１１Ｂ内には、このウェル領域１１Ｂよりも高濃度のｐ＋型のウェルコンタクト領域１２Ｂが形成されており、抵抗層３２Ｂは、下層絶縁膜２１に埋設されたコンタクトプラグ３１Ｂとウェルコンタクト領域１２Ｂとを通じてウェル領域１１Ｂと電気的に接続される。
一方、図４に示されるように、抵抗層３２Ｃの直下のウェル領域１１Ｃ内には、このウェル領域１１Ｃよりも高濃度のｐ型不純物拡散領域であるｐ＋型のウェルコンタクト領域１２Ｃが形成されており、抵抗層３２Ｃは、下層絶縁膜２１に埋設されたコンタクトプラグ３１Ｃとウェルコンタクト領域１２Ｃとを通じてウェル領域１１Ｃと電気的に接続される。同様に、抵抗層３２Ｄの直下のウェル領域１１Ｄ内には、このウェル領域１１Ｄよりも高濃度のｐ＋型のウェルコンタクト領域１２Ｄが形成されており、抵抗層３２Ｄは、下層絶縁膜２１に埋設されたコンタクトプラグ３１Ｄとウェルコンタクト領域１２Ｄとを通じてウェル領域１１Ｄと電気的に接続される。
なお、コンタクトプラグ３１Ａ，３１Ｂ，３１Ｃ，３１Ｄは、たとえば、フォトリソグラフィ技術とエッチング技術とを用いて半導体基板１０の上面を露出させるコンタクトホールを下層絶縁膜２１に形成し、ＣＶＤ法によりこれらコンタクトホール内に導電性材料を埋め込むことで形成され得る。
また、図３〜図６に示されるように、下層絶縁膜２１上には上記抵抗層３２Ａ〜３２Ｄを被覆する第１層間絶縁膜２２が形成されている。この第１層間絶縁膜２２上にはさらに第２層間絶縁膜２３が形成されている。これら第１層間絶縁膜２２及び第２層間絶縁膜２３も、下層絶縁膜２１と同様にＣＶＤ法により絶縁材料を０．１μｍ〜数十μｍ程度の厚みで堆積させることで形成することができる。
また、図４〜図６に示されるように、第１層間絶縁膜２２上では、導電性配線層３３を構成する導電層３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ，３３Ｅがウェル領域１１Ａ〜１１Ｄの延在方向に沿って延在している。導電層３３Ｂは、互いに隣り合うウェル領域１１Ａ，１１Ｂ間のｎ型領域の直上に配置される。この構造は、導電層３３Ｂをゲート電極とし、導電層３３Ｂの直下の絶縁膜をゲート絶縁膜とし、互いに対向するｐ型ウェル領域１１Ａ，１１Ｂをソース及びドレインとするｐチャネル型の寄生トランジスタを含む構造であるが、導電層３３Ｂに印加される電源電圧Ｖｃｃは、ウェル領域１１Ａ，１１Ｂ間の領域の導電型（ｎ型）をｐ型に反転させない電圧値（すなわち、寄生トランジスタをオン状態にしない電圧値）に調整される。これにより、半導体装置１の駆動時にウェル領域１１Ａ，１１Ｂ間の領域にリーク電流が発生することを防止することができる。同様に、導電層３３Ｃは、互いに対向するウェル領域１１Ｂ，１１Ｃ間のｎ型領域の直上に配置され、導電層３３Ｄは、互いに対向するウェル領域１１Ｃ，１１Ｄ間のｎ型領域の直上に配置されている。
ウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄは、抵抗層３２Ａ，３２Ｂ，３２Ｃ，３２Ｄを基板電位の変動から保護する機能を有する。ウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの電位を安定化させる観点からは、ウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ各々の横方向の寸法は、抵抗層３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ各々の横方向の寸法よりも大きいことが望ましい。ただし、ウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ各々の寸法を大きくすると、ウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ相互間の間隔Ｌ（図５）が短くなる。本実施の形態では、半導体基板１０と導電層３３Ｂ，３３Ｃ，３３Ｄとの間に素子分離絶縁膜２０、下層絶縁膜２１及び第１層間絶縁膜２２からなる厚膜の絶縁層が介在するため、その間隔Ｌ（図５）が短くても、寄生トランジスタがオン状態に遷移せず、リーク電流の発生を確実に防止することができる。
図２及び図３に示されるように、第２層間絶縁膜２３上には、抵抗層３２Ａ，３２Ｃを互いに電気的に接続する第１接続配線層３８が形成されている。また、第１層間絶縁膜２２及び第２層間絶縁膜２３には、抵抗層３２Ａ，３２Ｃの上端と電気的に接続された上層コンタクトプラグ３６Ａ，３６Ｃが埋設されている。第１接続配線層３８は、上層コンタクトプラグ３６Ａ，３６Ｃを介して抵抗層３２Ａ，３２Ｃを互いに電気的に接続する。一方、図２及び図４に示されるように、第２層間絶縁膜２３上には、抵抗層３２Ｂ，３２Ｄを互いに電気的に接続する第２接続配線層３９が形成されている。また、第１層間絶縁膜２２及び第２層間絶縁膜２３には、抵抗層３２Ｂ，３２Ｄの上端と電気的に接続された上層コンタクトプラグ３６Ｂ，３６Ｄが埋設されている。第２接続配線層３９は、上層コンタクトプラグ３６Ｂ，３６Ｄを介して抵抗層３２Ｂ，３２Ｄを互いに電気的に接続する。
なお、上層コンタクトプラグ３６Ａ，３６Ｂ，３６Ｃ，３６Ｄは、たとえば、フォトリソグラフィ技術とエッチング技術とを用いて抵抗層３２Ａ〜３２Ｄの上面を露出させるコンタクトホールを第１層間絶縁膜２２及び第２層間絶縁膜２３に形成し、ＣＶＤ法によりこれらコンタクトホール内に導電性材料を埋め込むことで形成され得る。
図６に示されるように、抵抗層３２Ａ，３２Ｂ，３２Ｃ，３２Ｄは、上層コンタクトプラグ３４Ａ，３４Ｂ，３４Ｃ，３４Ｄを通じて上層配線層３５Ａ，３５Ｂ，３５Ｃ，３５Ｄとそれぞれ電気的に接続されている。上層コンタクトプラグ３４Ａ〜３４Ｄは、上層コンタクトプラグ３６Ａ，３６Ｂ，３６Ｃ，３６Ｄと同一工程で同時に形成される。なお、図２では、上層配線層３５Ａ，３５Ｂ，３５Ｃ，３５Ｄの図示は省略されている。
上記半導体装置１は、半導体集積回路の構成要素として４個の抵抗素子５Ａ，５Ｂ，５Ｃ，５Ｄを有している。図７は、これら４個の抵抗素子５Ａ，５Ｂ，５Ｃ，５Ｄを含む等価回路を示す図である。第１の抵抗素子５Ａは、抵抗層３２Ａとウェル領域１１Ａとコンタクトプラグ３１Ａとで構成される。また、第２の抵抗素子５Ｂは、抵抗層３２Ｂとウェル領域１１Ｂとコンタクトプラグ３１Ｂとで構成され、第３の抵抗素子５Ｃは、抵抗層３２Ｃとウェル領域１１Ｃとコンタクトプラグ３１Ｃとで構成され、第４の抵抗素子５Ｄは、抵抗層３２Ｄとウェル領域１１Ｄとコンタクトプラグ３１Ｄとで構成される。
抵抗素子５Ａ，５Ｃは、第１接続配線層３８を介して相互に直列接続されて一つの抵抗器を構成し、抵抗素子５Ｂ，５Ｄは、第２接続配線層３９を介して相互に直列接続されて他の一つの抵抗器を構成する。このように抵抗器間の幾何学的重心が近くなるように抵抗素子同士を直列接続することで、製造時のプロセス条件の面内ばらつきなどに起因して抵抗器間で特性がばらつくことを抑制することができる。
以上に説明したように本実施の形態１の半導体装置１では、互いに対向するウェル領域１１Ａ，１１Ｂ間の領域の直上に導電層３３Ｂが、互いに対向するウェル領域１１Ｂ，１１Ｃ間の領域の直上に導電層３３Ｃが、互いに対向するウェル領域１１Ｃ，１１Ｄ間の領域の直上に導電層３３Ｄがそれぞれ形成されており、これら導電層３３Ｂ，３３Ｃ，３３Ｄには、寄生トランジスタをオン状態にしない電源電圧Ｖｃｃが印加されている。このため、半導体装置１の動作時にウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ相互間の領域に電界が形成されても、寄生トランジスタのオン状態への遷移によりリーク電流が発生することを抑制することができる。
しかも、導電層３３Ｂ，３３Ｃ，３３Ｄと半導体基板１０との間には、素子分離絶縁膜２０、下層絶縁膜２１及び第１層間絶縁膜２２からなる厚膜の絶縁層が介在するため、寄生トランジスタのオン状態への遷移を確実に防止することができる。よって、ウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ各々の横方向寸法を拡げてウェル領域１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの電位を安定化させることが可能である。このため、電源電圧Ｖｃｃが変動しても、リーク電流の発生を防止しつつ抵抗素子５Ａ〜５Ｃの特性変動を抑制することができる。
したがって、本実施の形態の半導体装置１は、リーク電流の発生の抑制と抵抗特性の安定化とを実現することができる。たとえば、抵抗素子５Ａ〜５Ｄが数十ボルト程度の高電圧の制御（分圧や降圧など）に使用される場合でも、リーク電流の発生の抑制と抵抗特性の安定化とを両立させることが可能である。
また、図２及び図７に示したように、並列に配列された複数の抵抗素子５Ａ〜５Ｄのうち一つ置きに配置された抵抗素子５Ａ，５Ｃが第１の抵抗器を構成し、一つ置きに配置された抵抗素子５Ｂ，５Ｄが第２の抵抗器を構成しているので、第１及び第２の抵抗器間で特性がばらつくことを抑制することができる。また、図４に示される第２接続配線層３９に電圧が印加されたとき、この第２接続配線層３９の下方におけるウェル領域１１Ｃ，１１Ｄ間の領域並びにウェル領域１１Ｃ，１１Ｂ間の領域にそれぞれ当該印加電圧に起因する電界が形成される。このような状況でも、電源電圧Ｖｃｃに固定された導電層３３Ｃ，３３Ｄが存在するため、ウェル領域１１Ｃ，１１Ｄ間及びウェル領域１１Ｃ，１１Ｂ間にそれぞれ反転層が形成されることを回避することができる。したがって、第１及び第２の抵抗器間にリーク電流が発生することを抑制することができる。
以上、図面を参照して本発明に係る実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上述の通り、素子分離絶縁膜２０は、公知のＬＯＣＯＳ法やトレンチ分離技術を用いて形成されるが、これに限定されるものではない。
また、上記実施の形態の変形例として、上記半導体装置１に形成されたウェル領域１１Ａ〜１１Ｄなどの不純物拡散領域の導電型を逆にした半導体装置の構造もあり得る。
１ 半導体装置、 ５Ａ〜５Ｄ 抵抗素子、 １０ 半導体基板、 １１Ａ〜１１Ｄ ウェル領域、 １２Ａ〜１２Ｄ ウェルコンタクト領域、 ２０ 素子分離絶縁膜、 ２１ 下層絶縁膜、 ２２ 第１層間絶縁膜、 ２３ 第２層間絶縁膜、 ３１Ａ〜３１Ｄ コンタクトプラグ、 ３２Ａ〜３２Ｄ 抵抗層、 ３３ 導電性配線層、 ３３Ａ〜３３Ｅ 導電層、 ３４Ａ〜３４Ｄ，３６Ａ〜３６Ｄ 上層コンタクトプラグ、 ３５Ａ〜３５Ｄ 上層配線層、 ３８ 第１接続配線層、 ３９ 第２接続配線層。
Claims (8)
- 半導体集積回路を構成する複数の抵抗素子を含む半導体装置であって、
半導体基板内に形成された第１導電型の不純物拡散領域からなる第１のウェル領域と、
前記半導体基板の主面と平行な横方向に前記第１のウェル領域から離間するように前記半導体基板内に形成され、前記第１導電型を有する不純物拡散領域からなる第２のウェル領域と、
前記半導体基板の当該主面を被覆する中間絶縁膜と、
前記第１のウェル領域と前記第２のウェル領域との間の半導体領域の直上に形成され、前記半導体領域に前記第１導電型の反転層を形成させない電位に固定されている導電層と、
前記中間絶縁膜上に形成され、前記第１のウェル領域と電気的に接続されている第１の抵抗層と、
前記中間絶縁膜上に形成され、前記第２のウェル領域と電気的に接続されている第２の抵抗層と
を備え、
前記第１の抵抗層及び前記第１のウェル領域は、第１の抵抗素子を構成し、
前記第２の抵抗層及び前記第２のウェル領域は、第２の抵抗素子を構成し、
前記中間絶縁膜は、前記導電層と前記半導体領域との間に介在する
ことを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、前記中間絶縁膜と前記導電層との間に介在する層間絶縁膜をさらに備えることを特徴とする半導体装置。
- 請求項１または２に記載の半導体装置であって、
前記中間絶縁膜は、前記半導体基板の当該主面に形成された素子分離絶縁膜を含み、
前記第１及び前記第２の抵抗層は、前記素子分離絶縁膜の上方に形成されている
ことを特徴とする半導体装置。 - 請求項３に記載の半導体装置であって、前記素子分離絶縁膜は、ＬＯＣＯＳ法により形成されたフィールド絶縁膜であることを特徴とする半導体装置。
- 請求項１から４のうちのいずれか１項に記載の半導体装置であって、前記第１のウェル領域と前記第２のウェル領域との間の前記横方向における間隔は、前記第１の抵抗層と前記第２の抵抗層との間の前記横方向における間隔よりも短いことを特徴とする半導体装置。
- 請求項３に記載の半導体装置であって、
前記第１のウェル領域の前記横方向における寸法は、前記第１の抵抗層の前記横方向における寸法よりも大きく、
前記第２のウェル領域の前記横方向における寸法は、前記第２の抵抗層の前記横方向における寸法よりも大きい
ことを特徴とする半導体装置。 - 請求項１から６のうちのいずれか１項に記載の半導体装置であって、
前記第１のウェル領域から前記横方向に離間するように前記半導体基板内に形成され、前記第１導電型を有する不純物拡散領域からなる第３のウェル領域と、
前記中間絶縁膜上に形成され、前記第３のウェル領域と電気的に接続されている第３の抵抗層と、
前記第１の抵抗層と前記第３の抵抗層とを電気的に接続する第１の上層配線層と
をさらに備え、
前記第３の抵抗層及び前記第３のウェル領域は、前記第１の抵抗素子と直列に接続された第３の抵抗素子を構成し、
前記第２のウェル領域は、前記第１のウェル領域と前記第３のウェル領域との間に介在する
ことを特徴とする半導体装置。 - 請求項７に記載の半導体装置であって、
前記第２のウェル領域から前記横方向に離間するように前記半導体基板内に形成され、前記第１の導電型を有する不純物拡散領域からなる第４のウェル領域と、
前記中間絶縁膜上に形成され、前記第４のウェル領域と電気的に接続されている第４の抵抗層と、
前記第２の抵抗層と前記第４の抵抗層とを電気的に接続する第２の上層配線層と
をさらに備え、
前記第４の抵抗層及び前記第４のウェル領域は、前記第２の抵抗素子と直列に接続された第４の抵抗素子を構成し、
前記第３のウェル領域は、前記第２のウェル領域と前記第４のウェル領域との間に介在する
ことを特徴とする半導体装置。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201048A (en) * | 1981-06-03 | 1982-12-09 | Toshiba Corp | Semiconductor device |
| JPH065697A (ja) * | 1992-06-22 | 1994-01-14 | Nec Corp | 半導体装置 |
| JPH07111311A (ja) * | 1993-10-13 | 1995-04-25 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JPH09321229A (ja) * | 1995-08-24 | 1997-12-12 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| JP2009295867A (ja) * | 2008-06-06 | 2009-12-17 | Rohm Co Ltd | 半導体装置 |
| JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
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|---|---|---|---|---|
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201048A (en) * | 1981-06-03 | 1982-12-09 | Toshiba Corp | Semiconductor device |
| JPH065697A (ja) * | 1992-06-22 | 1994-01-14 | Nec Corp | 半導体装置 |
| JPH07111311A (ja) * | 1993-10-13 | 1995-04-25 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JPH09321229A (ja) * | 1995-08-24 | 1997-12-12 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| JP2009295867A (ja) * | 2008-06-06 | 2009-12-17 | Rohm Co Ltd | 半導体装置 |
| JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
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