JP5266955B2 - 半導体装置 - Google Patents

Description

本発明は、薄膜ＳＯＩ領域を有する半導体基板において、半導体基板の表裏面を貫通する貫通トレンチに埋め込まれた埋込材料を有して構成される半導体素子を備えた半導体装置に関する。

従来より、支持基板と、支持基板の表面に配置される絶縁膜と、絶縁膜を挟んで支持基板と反対側に配置される半導体層とを有して構成されるＳＯＩ基板のうち半導体層にＭＯＳトランジスタ等の半導体素子を形成して半導体装置を構成することが知られている。また、このような半導体装置を形成する場合には、ＭＯＳトランジスタ等の半導体素子を静電気放電等のサージから保護するために保護素子を備えることが知られている。

例えば、特許文献１には、半導体層にＣＭＯＳトランジスタと保護素子としてのダイオードとを備えて構成した半導体装置が開示されている。具体的には、このような半導体装置は半導体層がトレンチにより素子分離されており、素子分離された領域にＣＭＯＳトランジスタおよびダイオードがそれぞれ形成されて半導体装置が構成されている。
特開２００８−１５３３４５号公報

しかしながら、上記特許文献１の半導体装置では、半導体層に保護素子としてのダイオードを形成した場合には、半導体層の厚さがバルク基板と比較して薄いためダイオードの体積容量が小さくなり、サージ耐量が小さくなるという問題がある。また、サージ耐量を大きくするために体積容量を大きくする場合には保護素子を形成する部分である半導体層を拡大する必要があるので半導体装置が大型化してしまうという問題がある。

さらに、このような問題はＳＯＩ層にダイオード等の保護素子を形成する場合に限定される問題ではなく、ＳＯＩ層にトレンチキャパシタや抵抗等の半導体素子を形成する場合にも同様の問題となる。

本発明は上記点に鑑みて、薄膜ＳＯＩ領域を有する基板において、基板に第１半導体素子と異なる第２半導体素子を形成した際に、この第２半導体素子の特性を従来の半導体装置より向上させることができる半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板の第１半導体素子形成領域（１）において、この半導体基板の内部に絶縁膜（３）を備えることにより絶縁膜（３）の上に半導体層を形成してＳＯＩ構造を構成した部分ＳＯＩ基板（４）を用い、部分ＳＯＩ基板（４）のうち第１半導体素子形成領域（１）に第１半導体素子（１０）を備えた半導体装置において、部分ＳＯＩ基板（４）のうち第１半導体素子形成領域（１）と異なる部分を第２半導体素子形成領域（２）とし、部分ＳＯＩ基板（４）のうち第２半導体素子形成領域（２）に、部分ＳＯＩ基板（４）の表裏を貫通する第１貫通トレンチ（３１）を形成し、第１貫通トレンチ（３１）の側壁に絶縁膜（３２）を形成すると共に第１貫通トレンチ（３１）の内部に第１埋込材料（３３）を埋め込み、第１埋込材料（３３）を有する第２半導体素子（３０、４０）を形成することを特徴とする。そして、第２半導体素子形成領域（２）に第１貫通トレンチ（３１）を複数形成し、第２半導体素子（３０）として複数の第１貫通トレンチ（３１）それぞれに対して第１埋込材料（３３）を基板の表面側と裏面側とで反対の導電型にしたダイオードを構成し、第２半導体素子（３０）のうち、基板の表面側が第１導電型とされていると共に基板の裏面側が第２導電型とされているダイオードを第１ダイオード（３０ａ）とし、基板の表面側が第２導電型とされていると共に基板の裏面側が第１導電型とされているダイオードを第２ダイオード（３０ｂ）として、第１ダイオード（３０ａ）のうち第１導電型の部分と第２ダイオード（３０ｂ）のうち第２導電型の部分とを電気的に接続するか、もしくは第１ダイオード（３０ａ）のうち第２導電型の部分と第２ダイオード（３０ｂ）のうち第１導電型の部分とを電気的に接続することにより、第１ダイオード（３０ａ）と第２ダイオード（３０ｂ）とを直列的に接続することを特徴としている。

このような半導体装置によれば、部分ＳＯＩ基板（４）の表裏を貫通する第１貫通トレンチ（３１）の内部に第２半導体素子（３０、４０）が形成されているので第２半導体素子（３０、４０）の体積容量を増加させることができ、従来の半導体装置と比較して半導体装置を大型化することなく第２半導体素子（３０、４０）の特性を向上させることができる。

また、例えば、請求項２に記載の発明のように、部分ＳＯＩ基板（４）を用いる代わりに、支持基板と、支持基板の表面に配置される絶縁膜（３）と、絶縁膜（３）を挟んで支持基板と反対側に配置される半導体層とを有して構成されるＳＯＩ基板を用いることもできる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

（第１実施形態）
本発明の第１実施形態について説明する。図１は本実施形態の半導体装置の断面構成を示す図、図２は図１に示す半導体装置の上面レイアウトを示す図であり、これらの図に基づいて説明する。

図１に示されるように、半導体基板は、第１半導体素子形成領域１および第２半導体素子形成領域２を備え、第１半導体素子形成領域１において半導体基板の内部に絶縁膜３を備えることにより絶縁膜３の上に半導体層を形成してＳＯＩ構造を構成した部分ＳＯＩ基板４とされている。また、部分ＳＯＩ基板４のうち第１半導体素子形成領域１と異なる部分に第２半導体素子形成領域２が備えられている。本実施形態では、図２に示されるように、第２半導体素子形成領域２は部分ＳＯＩ基板４のうち第１半導体素子形成領域１の外側に備えられた構成とされている。

また、図１に示されるように、部分ＳＯＩ基板４には表面から絶縁膜３に達する第１トレンチ５が形成されており、第１トレンチ５により第１半導体素子形成領域１と第２半導体素子形成領域２とが素子分離されている。そして、この第１トレンチ５には、側壁に絶縁膜６が配置されていると共に、内部にポリシリコン７が埋め込まれている。

第１半導体素子形成領域１には、本発明の第１半導体素子に相当するＣＭＯＳトランジスタ１０が形成されている。具体的には、半導体層内は第２トレンチ１１により素子分離されており、第２トレンチ１１の側壁には絶縁膜１２が形成され、第２トレンチ１１の内部にはポリシリコン１３が埋め込まれている。また、半導体層のうち素子分離された領域には本発明の第１導電型層に相当するｎ型層１４と本発明の第２導電型層に相当するｐ型層１５とがそれぞれ形成されている。そして、ｎ型層１４とｐ型層１５との表面には絶縁膜１６を介してゲート電極１７が備えられており、ゲート電極１７の側壁にはサイドウォール１８が備えられている。また、ゲート電極１７の両側におけるｎ型層１４にはｐ型のソース領域１９とドレイン領域２０とが備えられており、ゲート電極１７の両側におけるｐ型層１５にはｎ型のソース領域１９とドレイン領域２０とが備えられている。そして、それぞれのソース領域１９およびドレイン領域２０にはそれぞれソース電極２１およびドレイン電極２２が備えられている。

また、第２半導体素子形成領域２には、本発明の第２半導体素子に相当するダイオード３０が複数形成されている。具体的には、第２半導体素子形成領域２には、部分ＳＯＩ基板４の表裏を貫通する複数の第１貫通トレンチ３１が形成されており、各第１貫通トレンチ３１の側壁には酸化膜等の絶縁膜３２が備えられていると共に各第１貫通トレンチ３１の内部には本発明の埋込材料に相当するポリシリコン３３が埋め込まれている。そして、本実施形態では、各第１貫通トレンチ３１に埋め込まれているポリシリコン３３のうち部分ＳＯＩ基板４の表面側に位置する部分が第１導電型に相当するｎ型とされていると共に部分ＳＯＩ基板４の裏面側に位置する部分が第２導電型に相当するｐ型とされており、第１貫通トレンチ３１の内部にダイオード３０が形成されている。そして、部分ＳＯＩ基板４の表面および裏面には各第１貫通トレンチ３１の内部に埋め込まれているポリシリコン３３と電気的に接続される第１表面電極３４および裏面電極３５が形成されている。さらに、部分ＳＯＩ基板４の表面および裏面には、ゲート電極１７、ソース電極２１、ドレイン電極２２、第１表面電極３４および裏面電極３５を覆うように層間絶縁膜８が備えられている。

次にこのような半導体装置の製造方法について説明する。まず、半導体基板を用意し、半導体基板の表面に絶縁膜３を形成する部分と対応する部分が開口したフォトレジストを配置する。そして、フォトレジストをマスクとして半導体基板の表面から酸素イオン等を注入して半導体基板の内部に部分的に絶縁膜３を形成し、ＳＯＩ構造を備えた部分ＳＯＩ基板４を形成する。続いて、部分ＳＯＩ基板４の表面から絶縁膜３に達する第１トレンチ５を形成し、第１半導体素子形成領域１と第２半導体素子形成領域２とを素子分離する。その後、第１トレンチ５の側壁に絶縁膜６を形成すると共に、第１トレンチ５の内部にポリシリコン７を埋め込む。

続いて、さらに半導体層に第２トレンチ１１を形成して、第２トレンチ１１により第１半導体素子形成領域１を素子分離すると共に半導体層に対して所望の半導体プロセスを実施することによりｎ型層１４、ｐ型層１５、ゲート電極１７、ソース領域１９、ドレイン領域２０、ソース電極２１およびドレイン電極２２を形成する。

続いて、部分ＳＯＩ基板４のうち第２半導体素子形成領域２に所定の深さを有するトレンチを複数形成する。その後、トレンチの側壁に絶縁膜３２を形成すると共に、トレンチの内部にｎ型にドープされたポリシリコン３３を埋め込む。そして、第２半導体素子形成領域２にそれぞれのポリシリコン３３と電気的に接続される第１表面電極３４を配置すると共に部分ＳＯＩ基板４の表面に粘着シートを配置する。その後、トレンチに埋め込まれたポリシリコン３３が部分ＳＯＩ基板４の裏面から露出するように部分ＳＯＩ基板４をバックグラインド等により研削し、部分ＳＯＩ基板４の表裏を貫通する第１貫通トレンチ３１を形成する。続いて、部分ＳＯＩ基板４の裏面からｎ型にドープされているポリシリコン３３に対してｐ型のドーパントをイオン注入してポリシリコン３３のうち部分ＳＯＩ基板４の裏面側をｐ型にすることで第１貫通トレンチ３１の内部にダイオード３０を形成する。

次に、部分ＳＯＩ基板４の裏面にそれぞれのダイオード３０と電気的に接続される裏面電極３５を配置する。そして、部分ＳＯＩ基板４に、ゲート電極１７、ソース電極２１、ドレイン電極２２、第１表面電極３４および裏面電極３５が覆われるように層間絶縁膜８を配置することで本実施形態の半導体装置が製造される。

このような半導体装置によれば、ダイオード３０が部分ＳＯＩ基板４の表裏を貫通する第１貫通トレンチ３１の内部に形成されており、従来のＳＯＩ基板のうちＳＯＩ層にダイオードを形成する場合と比較して半導体装置を大型化することなく、ダイオード３０の体積容量を増加させることができ、ダイオード３０の特性を向上させることができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は第１実施形態に対して第１貫通トレンチ３１の内部に埋め込まれるポリシリコン３３の導電型の配置を変更したものであり、その他に関しては第1実施形態と同様であるためここでは説明を省略する。

図３は、本実施形態の半導体装置の断面構成を示す図である。図３に示されるように、本実施形態では部分ＳＯＩ基板４のうち第２半導体素子形成領域２に部分ＳＯＩ基板４の表裏を貫通する第１貫通トレンチ３１が形成されており、第１貫通トレンチ３１の内部にダイオード３０が形成されている。本実施形態では、第２半導体素子形成領域２に、部分ＳＯＩ基板４の表面側がｎ型とされていると共に部分ＳＯＩ基板４の裏面側がｐ型とされている第１ダイオード３０ａおよび部分ＳＯＩ基板４の表面側がｐ型とされていると共に部分ＳＯＩ基板４の裏面側がｎ型とされている第２ダイオード３０ｂが備えられている。

そして、第１ダイオード３０ａのうちｐ型の部分と第２ダイオード３０ｂのうちｎ型の部分とが電気的に接続されることにより、第１ダイオード３０ａと第２ダイオード３０ｂとが直列的に接続された構成とされている。具体的には、第１ダイオード３０ａと第２ダイオード３０ｂとが裏面電極３５を介して電気的に接続されている。

このような半導体装置によれば、複数のダイオード３０が直列的に接続されている構成とすることができるのでサージに対する耐量を可変にすることができつつ、上記第１実施形態と同様の効果を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は第１実施形態に対して第２貫通トレンチおよび第２表面電極を追加したものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。

図４（ａ）は本実施形態の半導体装置の断面構成を示す図であり、図４（ｂ）は（ａ）に示す第２半導体素子形成領域２のうち第１貫通トレンチ３１および第２貫通トレンチが形成されている部分の上面レイアウトを示す図である。図４に示されるように、本実施形態の半導体装置は、第１貫通トレンチ３１の外側を囲むように第２貫通トレンチ３６が形成されている。そして、第２貫通トレンチ３６の側壁に絶縁膜３７が形成されていると共に、第２貫通トレンチ３６の内部に本発明の第２埋込材料に相当するポリシリコン３８が埋め込まれている。また、部分ＳＯＩ基板４の表面のうち第１貫通トレンチ３１に埋め込まれるポリシリコン３３と第２貫通トレンチ３６に埋め込まれるポリシリコン３８との間に位置する部分に第２表面電極３９が備えられている。

このような半導体装置によれば、第２表面電極３９により第１貫通トレンチ３１に埋め込まれるポリシリコン３３と第２貫通トレンチ３６に埋め込まれるポリシリコン３８との間に位置する部分の部分ＳＯＩ基板４に電圧を印加することができる。このため、第１貫通トレンチ３１内に形成されているダイオード３０の空乏層の領域を第１貫通トレンチ３１の側壁に備えられている絶縁膜３２を介して変化させることができるので、ダイオード３０の耐量を可変にすることができつつ、上記第１実施形態と同様の効果を得ることができる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は第３実施形態に対して第１貫通トレンチ３１を複数形成したものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。

図５（ａ）は本実施形態の半導体装置の断面構成を示す図であり、図５（ｂ）は（ａ）に示す第２半導体素子形成領域２のうち第１貫通トレンチ３１および第２貫通トレンチ３６が形成されている部分の上面レイアウトを示す図である。図５に示されるように、本実施形態の半導体装置は、複数の第１貫通トレンチ３１が形成されており、これら複数の第１貫通トレンチ３１の外側を囲むように第２貫通トレンチ３６が形成されている。そして、第２貫通トレンチ３６の側壁には絶縁膜３７が形成されており、第２貫通トレンチ３６の内部にはポリシリコン３８が埋め込まれている。また、部分ＳＯＩ基板４の表面のうち第１貫通トレンチ３１に埋め込まれるポリシリコン３３と第２貫通トレンチ３６に埋め込まれるポリシリコン３８との間に位置する部分に第２表面電極３９が備えられている。このような半導体装置１としても上記第３実施形態と同様の効果を得ることができる。

（第５実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は第３実施形態の半導体装置に対して、第２表面電極３９を無くし、裏面電極３５を配置する場所を変更すると共に第２半導体素子を変更したものであり、その他に関しては第３実施形態と同様であるため、ここでは説明を省略する。

図６（ａ）は本実施形態の半導体装置の断面構成を示す図であり、図６（ｂ）は（ａ）に示す第２半導体素子形成領域２のうち第１貫通トレンチ３１および第２貫通トレンチ３６が形成されている部分の上面レイアウトを示す図である。図６に示されるように、本実施形態の半導体装置は第１貫通トレンチ３１を囲むように第２貫通トレンチ３６が形成されている。そして、第２貫通トレンチ３６の側壁には絶縁膜３７が形成されていると共に第２貫通トレンチ３６の内部にはポリシリコン３８が埋め込まれており、このポリシリコン３８は本発明の第１導電型層に相当するｎ型層とされている。また、第１貫通トレンチ３１に埋め込まれているポリシリコン３３には第１表面電極３４が備えられており、部分ＳＯＩ基板４の裏面のうち第１貫通トレンチ３１に埋め込まれているポリシリコン３３と第２貫通トレンチ３６に埋め込まれているポリシリコン３８との間に位置する部分には裏面電極３５が備えられている。

つまり、第１貫通トレンチ３１の内部に埋め込まれるポリシリコン３３と、第１貫通トレンチ３１の側壁に備えられる絶縁膜３２と、第１貫通トレンチ３１の内部に埋め込まれるポリシリコン３３と第２貫通トレンチ３６の内部に埋め込まれるポリシリコン３８との間に位置する部分ＳＯＩ基板４と、を有して本発明の第２半導体素子に相当するトレンチキャパシタ４０が構成されている。具体的には、第１貫通トレンチ３１内に埋め込まれるポリシリコン３３が第１電極に相当し、第１貫通トレンチ３１の内部に埋め込まれるポリシリコンと第２貫通トレンチ３６の内部に埋め込まれるポリシリコン３８との間に位置する部分ＳＯＩ基板４が第２電極に相当し、第１貫通トレンチ３１の側壁に備えられる絶縁膜３２が誘電体層に相当している。

このような半導体装置によれば、半導体装置の表裏を貫通する第１貫通トレンチ３１と、第１貫通トレンチ３１と第２貫通トレンチ３６との間に位置する部分ＳＯＩ基板４との間でトレンチキャパシタ４０が構成されているので、従来のＳＯＩ基板のうち半導体層にトレンチキャパシタを形成する場合と比較して半導体装置を大型化することなく、トレンチキャパシタ４０の容量を大きくすることができる。

（他の実施形態）
上記各実施形態では、半導体装置を構成する基板として、部分ＳＯＩ構造を有する部分ＳＯＩ基板４を例に挙げて説明したが部分ＳＯＩ基板４に限定されるものではなく、支持基板と、支持基板の表面に配置される絶縁膜３と、絶縁膜３を挟んで支持基板と反対側に備えられる半導体層とを有して構成されるＳＯＩ基板を用いることもできる。

ＳＯＩ基板を用いた場合には、上記第３実施形態では、第２表面電極３９から印加される電圧が絶縁膜３で遮られることになるが従来の半導体装置と比較して半導体装置を大型化することなくダイオード３０の体積容量を増加させることができる。なお、このような半導体装置の場合には、ＳＯＩ基板の裏面のうち第２表面電極３９と対応する部分に新たに裏面電極を備える構成とし、第２表面電極３９と新たに備えた裏面電極とによりダイオード３０の空乏層の領域を変化することのできる半導体装置としてもよい。

また、同様に、上記第４実施形態でも裏面電極３５から印加される電圧が絶縁膜３で遮られることになるが従来の半導体装置と比較して半導体装置を大型化することなくトレンチキャパシタの容量を大きくすることができる。なお、このような半導体装置の場合においても、ＳＯＩ基板の表面のうち裏面電極３５と対応する部分に新たに表面電極を備える構成としてもよい。

さらに、上記第１実施形態では、第１半導体素子としてＣＭＯＳトランジスタが構成されている半導体装置を例に挙げて説明したが、もちろん第１半導体素子はこれに限定されるものではなく、例えば、第１半導体素子としてＭＯＳトランジスタやバイポーラトランジスタ等が構成されている半導体装置とすることもできる。

また、上記第１実施形態では、複数の第１貫通トレンチ３１が形成され、それぞれの第１貫通トレンチ３１の内部にダイオード３０が形成されている例を説明したが、もちろん第１貫通トレンチ３１を一つのみ形成し、この第１貫通トレンチ３１内にのみダイオード３０を形成する構成としてもよい。

さらに、上記第１実施形態では、第１貫通トレンチ３１の内部に第２半導体素子としてダイオード３０が形成されている半導体装置を例に挙げて説明したが、もちろん他の半導体素子を構成することもでき、例えば、第１貫通トレンチ３１の内部に埋め込まれているポリシリコン３３をｎ型半導体層にして第１貫通トレンチ３１の内部に抵抗が備えられている半導体装置としてもよい。このような半導体装置としても、従来のＳＯＩ層に抵抗が備えられている半導体装置と比較して、半導体装置を大型化することなく体積容量を大きくすることができ、従来の半導体装置よりも大電流を流すことのできる半導体装置を構成することができる。

また、上記第５実施形態では、第２貫通トレンチ３６の外側を囲む第３貫通トレンチを新たに形成し、第３貫通トレンチのうち側壁に絶縁膜を配置すると共に第３貫通トレンチの内部にポリシリコンを埋め込んでもよい。この場合は、第２貫通トレンチ３６に埋め込まれているポリシリコン３８に新たに表面電極を配置すると共に、部分ＳＯＩ基板４の裏面のうち第２貫通トレンチ３６の内部に埋め込まれているポリシリコン３８と第３貫通トレンチに埋め込まれているポリシリコンとの間に位置する部分に新たに裏面電極を配置することで積層型トレンチキャパシタを構成することができる。

また、上記第各実施形態では、第２半導体素子形成領域２は第１半導体素子形成領域１の外側に備えられている例を説明したが、もちろんこれに限定されるものではなく、例えば、第２半導体素子形成領域２が第１半導体素子形成領域１に囲まれている構成することもできるし、第１半導体素子形成領域１が第２半導体素子形成領域２に囲まれている構成とすることもできる。

本発明の第１実施形態における半導体装置の断面構成を示す図である。 図１に示す半導体装置の上面レイアウトを示す図である。 本発明の第２実施形態における半導体装置の断面構成を示す図である。 （ａ）は本発明の第３実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す第２半導体素子形成領域のうち第１貫通トレンチおよび第２貫通トレンチが形成されている部分の上面レイアウトを示す図である。 （ａ）は本発明の第４実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す第２半導体素子形成領域のうち第１貫通トレンチおよび第２貫通トレンチが形成されている部分の上面レイアウトを示す図である。 （ａ）は本発明の第５実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す第２半導体素子形成領域のうち第１貫通トレンチおよび第２貫通トレンチが形成されている部分の上面レイアウトを示す図である。

符号の説明

１ 第１半導体素子形成領域
２ 第２半導体素子形成領域
３ 絶縁膜
４ 部分ＳＯＩ基板
１０ ＣＭＯＳトランジスタ
３０ ダイオード
３１ 第１貫通トレンチ
３２ 絶縁膜
３３ ポリシリコン
３４ 第１表面電極
３５ 裏面電極

Claims (2)

1. 半導体基板の第１半導体素子形成領域（１）において、該半導体基板の内部に絶縁膜（３）を備えることにより前記絶縁膜（３）の上に半導体層を形成してＳＯＩ構造を構成した部分ＳＯＩ基板（４）を用い、
   前記部分ＳＯＩ基板（４）のうち前記第１半導体素子形成領域（１）に第１半導体素子（１０）を備えた半導体装置において、
   前記部分ＳＯＩ基板（４）のうち前記第１半導体素子形成領域（１）とは異なる部分を第２半導体素子形成領域（２）とし、
   前記部分ＳＯＩ基板（４）のうち前記第２半導体素子形成領域（２）には、前記部分ＳＯＩ基板（４）の表裏を貫通する第１貫通トレンチ（３１）が形成されており、前記第１貫通トレンチ（３１）の側壁には絶縁膜（３２）が形成されていると共に前記第１貫通トレンチ（３１）の内部には第１埋込材料（３３）が埋め込まれており、前記第１埋込材料（３３）を有する第２半導体素子（３０、４０）が形成されており、
   前記第２半導体素子形成領域（２）には前記第１貫通トレンチ（３１）が複数形成され、前記第２半導体素子（３０）として複数の前記第１貫通トレンチ（３１）それぞれに対して前記第１埋込材料（３３）を基板の表面側と裏面側とで反対の導電型にしたダイオードが構成されており、
   前記第２半導体素子（３０）のうち、前記基板の表面側が第１導電型とされていると共に前記基板の裏面側が第２導電型とされている前記ダイオードを第１ダイオード（３０ａ）とし、前記基板の表面側が第２導電型とされていると共に前記基板の裏面側が第１導電型とされている前記ダイオードを第２ダイオード（３０ｂ）として、前記第１ダイオード（３０ａ）のうち第１導電型の部分と前記第２ダイオード（３０ｂ）のうち第２導電型の部分とが電気的に接続されているか、もしくは前記第１ダイオード（３０ａ）のうち第２導電型の部分と前記第２ダイオード（３０ｂ）のうち第１導電型の部分とが電気的に接続されることにより、前記第１ダイオード（３０ａ）と前記第２ダイオード（３０ｂ）とが直列的に接続されていることを特徴とする半導体装置。
2. 支持基板と、支持基板の表面に配置される絶縁膜（３）と、前記絶縁膜（３）を挟んで前記支持基板と反対側に配置される半導体層とを備えるＳＯＩ基板を有し、前記ＳＯＩ基板には複数の半導体素子形成領域（１、２）が備えられており、
   前記ＳＯＩ基板のうち第１半導体素子形成領域（１）に第１半導体素子（１０）を備えた半導体装置において、
   前記ＳＯＩ基板のうち前記第２半導体素子形成領域（２）には、前記ＳＯＩ基板の表裏を貫通する第１貫通トレンチ（３１）が形成されており、前記第１貫通トレンチ（３１）の側壁には絶縁膜（３２）が形成されていると共に前記第１貫通トレンチ（３１）の内部には第１埋込材料（３３）が埋め込まれており、前記第１埋込材料（３３）を有する第２半導体素子（３０、４０）が形成されており、
   前記第２半導体素子形成領域（２）には前記第１貫通トレンチ（３１）が複数形成され、前記第２半導体素子（３０）として複数の前記第１貫通トレンチ（３１）それぞれに対して前記第１埋込材料（３３）を基板の表面側と裏面側とで反対の導電型にしたダイオードが構成されており、
   前記第２半導体素子（３０）のうち、前記基板の表面側が第１導電型とされていると共に前記基板の裏面側が第２導電型とされている前記ダイオードを第１ダイオード（３０ａ）とし、前記基板の表面側が第２導電型とされていると共に前記基板の裏面側が第１導電型とされている前記ダイオードを第２ダイオード（３０ｂ）として、前記第１ダイオード（３０ａ）のうち第１導電型の部分と前記第２ダイオード（３０ｂ）のうち第２導電型の部分とが電気的に接続されているか、もしくは前記第１ダイオード（３０ａ）のうち第２導電型の部分と前記第２ダイオード（３０ｂ）のうち第１導電型の部分とが電気的に接続されることにより、前記第１ダイオード（３０ａ）と前記第２ダイオード（３０ｂ）とが直列的に接続されていることを特徴とする半導体装置。

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