JPH065697A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065697A JPH065697A JP4187493A JP18749392A JPH065697A JP H065697 A JPH065697 A JP H065697A JP 4187493 A JP4187493 A JP 4187493A JP 18749392 A JP18749392 A JP 18749392A JP H065697 A JPH065697 A JP H065697A
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- JP
- Japan
- Prior art keywords
- conductor
- radiation
- oxide film
- semiconductor device
- field oxide
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- Pending
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 放射線により絶縁膜に蓄積される電荷が原因
とされる素子間の分離能力が高く、しかも集積化を可能
にした半導体装置を得る。 【構成】 一導電型の半導体基板９，１０に形成された
複数の素子（４，７）間を分離するためのフィールド酸
化膜５上（或いはその上に形成される層間絶縁膜２上）
に導電体３を設け、この導電体３に半導体基板の電位と
逆の電位を印加し、放射線によってフィールド酸化膜５
中に蓄積される電荷を半導体基板との界面とは反対側に
引き寄せ、半導体基板に反転層が形成されることを防止
して、素子間分離の劣化を防止する。
とされる素子間の分離能力が高く、しかも集積化を可能
にした半導体装置を得る。 【構成】 一導電型の半導体基板９，１０に形成された
複数の素子（４，７）間を分離するためのフィールド酸
化膜５上（或いはその上に形成される層間絶縁膜２上）
に導電体３を設け、この導電体３に半導体基板の電位と
逆の電位を印加し、放射線によってフィールド酸化膜５
中に蓄積される電荷を半導体基板との界面とは反対側に
引き寄せ、半導体基板に反転層が形成されることを防止
して、素子間分離の劣化を防止する。
Description
【０００１】
【産業上の利用分野】本発明は一導電型の半導体基板上
に形成されるＭＯＳ型半導体装置の素子分離に関し、特
に放射線による素子分離能力の劣化を防止した半導体装
置に関する。
に形成されるＭＯＳ型半導体装置の素子分離に関し、特
に放射線による素子分離能力の劣化を防止した半導体装
置に関する。
【０００２】
【従来の技術】従来のこの種の半導体装置の一例を図４
に示す。図４は特にＮチャネルＭＯＳ型半導体装置を示
しており、Ｎ型半導体基板１０にＰウェル９を有し、そ
の表面に厚い酸化膜、即ちフィールド酸化膜５を選択形
成して素子間の分離を行っている。素子として、ゲート
電極４，Ｎ型拡散層７で構成されるＮチャネルＭＯＳト
ランジスタが形成されている。又、この分離能力を向上
させるべくフィールド酸化膜５の下側に反転層抑止用の
Ｐ+ 拡散層６を設けている。尚、２は層間絶縁膜、１は
電極である。このような構造では、図５に示すように、
フィールド酸化膜５と基板との界面に放射線によって正
電荷が蓄積されると、この正電荷によって基板に反転層
が形成され、このチャネルによりリーク電流を生じ、半
導体装置の劣化が生じることになる。
に示す。図４は特にＮチャネルＭＯＳ型半導体装置を示
しており、Ｎ型半導体基板１０にＰウェル９を有し、そ
の表面に厚い酸化膜、即ちフィールド酸化膜５を選択形
成して素子間の分離を行っている。素子として、ゲート
電極４，Ｎ型拡散層７で構成されるＮチャネルＭＯＳト
ランジスタが形成されている。又、この分離能力を向上
させるべくフィールド酸化膜５の下側に反転層抑止用の
Ｐ+ 拡散層６を設けている。尚、２は層間絶縁膜、１は
電極である。このような構造では、図５に示すように、
フィールド酸化膜５と基板との界面に放射線によって正
電荷が蓄積されると、この正電荷によって基板に反転層
が形成され、このチャネルによりリーク電流を生じ、半
導体装置の劣化が生じることになる。
【０００３】図６はこのような放射線による素子間分離
能力の劣化を改善することを目指した構造であり、図６
（ａ）は平面図、図６（ｂ）はそのＡ−Ａ線断面図であ
る。ここでは素子を包囲するようにＰ型のガードリング
１５を設けており、このガードリング１５は放射線（ガ
ンマ線等の電離放射線）による素子間リーク電流を抑制
するため、耐放射線性ＭＯＳ型半導体装置で利用されて
いる。
能力の劣化を改善することを目指した構造であり、図６
（ａ）は平面図、図６（ｂ）はそのＡ−Ａ線断面図であ
る。ここでは素子を包囲するようにＰ型のガードリング
１５を設けており、このガードリング１５は放射線（ガ
ンマ線等の電離放射線）による素子間リーク電流を抑制
するため、耐放射線性ＭＯＳ型半導体装置で利用されて
いる。
【０００４】
【発明が解決しようとする課題】上述した従来の素子分
離構造のうち、図４に示したように単にフィールド酸化
膜とその下側のチャネルストッパの構造では、放射線に
よる素子分離能力の低下、即ち素子間リーク電流の抑制
には充分な効果が基体できず、特に１０KGy 以上では全
く効果がない。一方、図６に示したガードリングを有す
る耐放射性を有する構造においては、その効果は１０kG
y 以上望めるが、個々の半導体素子について全てガード
リングを設けるとなると、半導体装置の集積度が増すに
つれ、チップサイズの増加はまぬがれない。試算ではこ
の構造を採用することでチップ面積は２倍程度となる。
又、すでに開発の完了している既存の製品に対し耐放射
線性を向上させることはむずかしく、初めから設計を開
始する必要があり、特別な場合を除き汎用性が低い。本
発明の目的は、放射線に対する素子分離能力が高く、し
かも集積化を可能にした半導体装置を提供することにあ
る。
離構造のうち、図４に示したように単にフィールド酸化
膜とその下側のチャネルストッパの構造では、放射線に
よる素子分離能力の低下、即ち素子間リーク電流の抑制
には充分な効果が基体できず、特に１０KGy 以上では全
く効果がない。一方、図６に示したガードリングを有す
る耐放射性を有する構造においては、その効果は１０kG
y 以上望めるが、個々の半導体素子について全てガード
リングを設けるとなると、半導体装置の集積度が増すに
つれ、チップサイズの増加はまぬがれない。試算ではこ
の構造を採用することでチップ面積は２倍程度となる。
又、すでに開発の完了している既存の製品に対し耐放射
線性を向上させることはむずかしく、初めから設計を開
始する必要があり、特別な場合を除き汎用性が低い。本
発明の目的は、放射線に対する素子分離能力が高く、し
かも集積化を可能にした半導体装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明は、一導電型の半
導体基板に形成された複数の素子間を分離するためのフ
ィールド酸化膜或いはその上に形成される層間絶縁膜上
に導電体を設け、この導電体に半導体基板の電位と逆の
電位を印加し得るように構成する。
導体基板に形成された複数の素子間を分離するためのフ
ィールド酸化膜或いはその上に形成される層間絶縁膜上
に導電体を設け、この導電体に半導体基板の電位と逆の
電位を印加し得るように構成する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例の断面図である。Ｎ型半
導体基板１０にＰウェル９を形成し、フィールド酸化膜
５を形成する。このフィールド酸化膜５で区画された領
域には、ゲート電極４やＮ型拡散層７でＮチャネルＭＯ
Ｓトランジスタを形成する。又、他の領域にはＮ型拡散
層８が形成される。ここで、前記フィールド酸化膜５の
下側にはＰ型のチャネルストッパが形成される。又、フ
ィールド酸化膜５の上側には導電体３が形成される。こ
の導電体３はゲート電極４と同じ工程で製造されるた
め、従来の製造工程を増やすことはない。又、前記素子
や導電体３を覆うように層間絶縁膜２が被覆され、かつ
電極１が形成される。
る。図１は本発明の第１実施例の断面図である。Ｎ型半
導体基板１０にＰウェル９を形成し、フィールド酸化膜
５を形成する。このフィールド酸化膜５で区画された領
域には、ゲート電極４やＮ型拡散層７でＮチャネルＭＯ
Ｓトランジスタを形成する。又、他の領域にはＮ型拡散
層８が形成される。ここで、前記フィールド酸化膜５の
下側にはＰ型のチャネルストッパが形成される。又、フ
ィールド酸化膜５の上側には導電体３が形成される。こ
の導電体３はゲート電極４と同じ工程で製造されるた
め、従来の製造工程を増やすことはない。又、前記素子
や導電体３を覆うように層間絶縁膜２が被覆され、かつ
電極１が形成される。
【０００７】このような構造における導電体３を設けた
理由を説明する。図３（ａ）はフィールド酸化膜５中に
電離放射線が入射した時の概念図である。放射線１２に
よって膜中に正電荷，負電荷の対１３が生成され、再結
合もしくは拡散していく。今、図３（ｂ）の様にフィー
ルド酸化膜５の上部に導電体３があり、外部電源１４に
よって印加された正の電位が存在するとすると、放射線
によって生成された正電荷は基板９とフィールド酸化膜
５の界面に追いやられ、反転層を形成する方向に働く。
このチャネルによりリーク電流を生じる（正確には界面
において捕獲され界面準位を形成する）。一方、図３
（ｃ）の様に負の電位が存在すると正電荷は導電体３側
に吸い上げられ、反転層が形成されにくい方向に働く
（但し、ここでは負電荷の挙動に関しては触れていない
が、一般に負電荷（電子）の移動度は正電荷（正孔）の
移動度と比較して２ケタ程度大きく、放射線によって生
成された電子は直ちに拡散消滅し、半導体素子には大き
なダメージとはならないと考えられる）。
理由を説明する。図３（ａ）はフィールド酸化膜５中に
電離放射線が入射した時の概念図である。放射線１２に
よって膜中に正電荷，負電荷の対１３が生成され、再結
合もしくは拡散していく。今、図３（ｂ）の様にフィー
ルド酸化膜５の上部に導電体３があり、外部電源１４に
よって印加された正の電位が存在するとすると、放射線
によって生成された正電荷は基板９とフィールド酸化膜
５の界面に追いやられ、反転層を形成する方向に働く。
このチャネルによりリーク電流を生じる（正確には界面
において捕獲され界面準位を形成する）。一方、図３
（ｃ）の様に負の電位が存在すると正電荷は導電体３側
に吸い上げられ、反転層が形成されにくい方向に働く
（但し、ここでは負電荷の挙動に関しては触れていない
が、一般に負電荷（電子）の移動度は正電荷（正孔）の
移動度と比較して２ケタ程度大きく、放射線によって生
成された電子は直ちに拡散消滅し、半導体素子には大き
なダメージとはならないと考えられる）。
【０００８】したがって、前記導電体３に基板電位に対
し負の電圧を印加すると、フィールド酸化膜５中で放射
線によって電離生成した正電荷（正孔）・負電荷（電
子）の対の内、素子間リークの原因となる正電荷（正
孔）はこの電界により電極側に引きよせられる。通常印
加すべき電圧は基板電位が５Ｖ（Ｎ型基板の時）の場合
には０Ｖ（ＧＮＤ）であり、又反対に基板電位が０Ｖ
（Ｐ型基板の時）の場合には−５Ｖの電圧を印加すれば
良い。尚、この導電体３はゲート電極形成時に同時に形
成した方が工程の追加がなく効率が良い。この構造の採
用によって放射線吸収線量１０KGy 以上の耐量を得るこ
とができ、従来技術で述べた様なガードリング構造を採
用する必要がない。これは既存のマスクレイアウトの大
幅な変更を必要とせず、耐放射線性の向上を可能にす
る。
し負の電圧を印加すると、フィールド酸化膜５中で放射
線によって電離生成した正電荷（正孔）・負電荷（電
子）の対の内、素子間リークの原因となる正電荷（正
孔）はこの電界により電極側に引きよせられる。通常印
加すべき電圧は基板電位が５Ｖ（Ｎ型基板の時）の場合
には０Ｖ（ＧＮＤ）であり、又反対に基板電位が０Ｖ
（Ｐ型基板の時）の場合には−５Ｖの電圧を印加すれば
良い。尚、この導電体３はゲート電極形成時に同時に形
成した方が工程の追加がなく効率が良い。この構造の採
用によって放射線吸収線量１０KGy 以上の耐量を得るこ
とができ、従来技術で述べた様なガードリング構造を採
用する必要がない。これは既存のマスクレイアウトの大
幅な変更を必要とせず、耐放射線性の向上を可能にす
る。
【０００９】図２は本発明の第２の実施例であり、図１
と同一部分には同一符号を付してある。この実施例では
導電体１１を層間絶縁膜２の上側に設けている点が前記
実施例とは相違している。この構成においても、導電体
１１に好適な電圧を印加することで、素子間リークの原
因となる電荷を電極側に引き寄せ、素子間分離効果を高
めることができる。又、この実施例は導電体１１の製造
工程としてはアルミニウム配線を選択エッチングする際
に同時に形成可能であるので、第１実施例と同様に製造
工程の追加を必要としない点で有利である。
と同一部分には同一符号を付してある。この実施例では
導電体１１を層間絶縁膜２の上側に設けている点が前記
実施例とは相違している。この構成においても、導電体
１１に好適な電圧を印加することで、素子間リークの原
因となる電荷を電極側に引き寄せ、素子間分離効果を高
めることができる。又、この実施例は導電体１１の製造
工程としてはアルミニウム配線を選択エッチングする際
に同時に形成可能であるので、第１実施例と同様に製造
工程の追加を必要としない点で有利である。
【００１０】
【発明の効果】以上説明したように本発明は、ＭＯＳ型
半導体装置の絶縁膜上に導電体を設け、この電極に電圧
を印加することで、絶縁膜に蓄積される電荷を基板とは
反対側に引き寄せることができ、この蓄積電荷が原因と
される放射線による素子分離効果の低下を抑えることが
可能となる。又、導電体はゲート電極や配線と同時に形
成できるため、従来工程を増やすことがなく、しかも設
計の自由度を増し、既存製品の耐放射線性の向上も容易
である。
半導体装置の絶縁膜上に導電体を設け、この電極に電圧
を印加することで、絶縁膜に蓄積される電荷を基板とは
反対側に引き寄せることができ、この蓄積電荷が原因と
される放射線による素子分離効果の低下を抑えることが
可能となる。又、導電体はゲート電極や配線と同時に形
成できるため、従来工程を増やすことがなく、しかも設
計の自由度を増し、既存製品の耐放射線性の向上も容易
である。
【図１】本発明の第１実施例の断面図である。
【図２】本発明の第２実施例の断面図である。
【図３】絶縁膜中の電荷とその上に形成した電極に印加
された電圧との関係を示す図である。
された電圧との関係を示す図である。
【図４】従来構造の一例の断面図である。
【図５】素子間リークを説明するための一部の模式的断
面図である。
面図である。
【図６】従来の他の構造の平面図と断面図である。
１ 電極 ２ 層間絶縁膜 ３ 導電体 ４ ゲート電極 ５ フィールド酸化膜 ６ チャネルストッパ ７ Ｎ型拡散層 ９ Ｐウェル １０ Ｎ型半導体基板 １１ 導電体
Claims (1)
- 【請求項１】 一導電型の半導体基板に複数のＭＯＳ型
素子を形成する半導体装置において、前記各素子間を分
離するためのフィールド酸化膜或いはその上に形成され
る層間絶縁膜上に導電体を設け、この導電体に半導体基
板の電位と逆の電位を印加し得るように構成したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187493A JPH065697A (ja) | 1992-06-22 | 1992-06-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187493A JPH065697A (ja) | 1992-06-22 | 1992-06-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065697A true JPH065697A (ja) | 1994-01-14 |
Family
ID=16207032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187493A Pending JPH065697A (ja) | 1992-06-22 | 1992-06-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065697A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016820A (ja) * | 2006-06-30 | 2008-01-24 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体構造 |
| JP2014007185A (ja) * | 2012-06-21 | 2014-01-16 | Lapis Semiconductor Co Ltd | 半導体装置 |
| JP2017063074A (ja) * | 2015-09-24 | 2017-03-30 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1992
- 1992-06-22 JP JP4187493A patent/JPH065697A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016820A (ja) * | 2006-06-30 | 2008-01-24 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体構造 |
| JP2014007185A (ja) * | 2012-06-21 | 2014-01-16 | Lapis Semiconductor Co Ltd | 半導体装置 |
| JP2017063074A (ja) * | 2015-09-24 | 2017-03-30 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
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Legal Events
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