KR100339426B1 - 이에스디(ｅｓｄ) 보호회로 - Google Patents

Abstract

본 발명은 ESD 잡핑시 전하가 졍션 어느 한 곳에 집중하는 것을 방지하도록 한 ESD 보호회로에 관한 것으로서, 액티브 영역과 필드 영역으로 정의된 반도체 기판의 액티브 영역에 일방향으로 형성되는 게이트 전극과, 상기 게이트 전극 양측의 액티브 영역에 형성되는 소오스/드레인 불순물 영역과, 상기 소오스/드레인 불순물 영역에 일정한 간격을 형성되는 콘택영역을 포함하여 구성되는 ESD 보호회로에 있어서, 상기 콘택영역의 주변에 졍션간 격리막을 구성하는 것을 특징으로 한다.

Description

이에스디(ＥＳＤ) 보호회로{Electro Static Discharge protection circuit}

본 발명은 ESD 보호회로에 관한 것으로, 특히 살리사이드(Salicide) 졍션을 사용하여 ESD 특성을 개선하는데 적당한 ESD 보호회로에 관한 것이다.

종래에 있어서 ESD 트랜지스터의 졍션에 살리사이드를 사용하게 되면 ESD 특성이 살리사이드를 적용하지 않는 경우에 비해 현저하게 나빠지고 있다.

이것은 정션에 살리사이드를 적용할 경우 ESD 잡핑(Zapping)시 전하가 살리사이드 졍션 에지(Edge)쪽에 집중되고, 에지부분의 전계가 커져서 이런 곳에 주로 불량이 나게 된다.

그럼에도 ESD 트랜지스터에 살리사이드 졍션을 사용하는 것은 공정 스텝 수를 단축시키기 위해서이다.

이하, 첨부된 도면을 참고하여 종래의 ESD 보호회로를 설명하면 다음과 같다.

도 1은 종래의 ESD 보호회로를 나타낸 레이아웃도이다.

도 1에 도시한 바와 같이, 액티브 영역(11)과 필드 영역(12)으로 정의된 반도체 기판의 액티브 영역(11)에 일방향으로 일정한 폭을 갖고 형성되는 게이트 전극(13)과, 상기 게이트 전극(13) 양측의 액티브 영역(11)에 형성되는 소오스/드레인 불순물 영역(14)과, 상기 소오스/드레인 불순물 영역(14)에 일정한 간격을 형성되는 복수개의 콘택영역(15)을 포함하여 구성된다.

여기서 상기 소오스/드레인 불순물 영역(14)의 표면에는 살리사이드막(도시되지 않음)이 형성되어 있다.

그러나 상기와 같은 종래의 ESD 보호회로에 있어서 다음과 같은 문제점이 있었다.

즉, ESD 잡핑시 졍션이 살리사이드막으로 되어 있을 경우 살리사이드막 부분은 저항이 낮아 전기 전도도가 크므로 잡핑 전하가 졍션 에지쪽으로 대부분 몰리게되고 이러한 부분의 전계가 커지면 불량이 발생하게 된다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 ESD 잡핑시 전하가 졍션 어느 한 곳에 집중하는 것을 방지하도록 한 ESD 보호회로를 제공하는데 그 목적이 있다.

도 1은 종래의 ESD 보호회로를 나타낸 레이아웃도

도 2a 내지 도 2b는 본 발명에 의한 ESD 보호회로를 나타낸 레이아웃도

도 3a 내지 도 3b는 본 발명의 다른 실시예에 의한 ESD 보호회로를 나타낸 레이아웃도

도면의 주요 부분에 대한 부호의 설명

21 : 액티브 영역 22 : 필드 영역

23 : 게이트 전극 24 : 소오스/드레인 불순물 영역

25 : 콘택영역 23a : 게이트 전극 연장부

26 : 필드 산화막

상기와 같은 목적을 달성하기 위한 본 발명에 의한 ESD 보호회로는 액티브 영역과 필드 영역으로 정의된 반도체 기판의 액티브 영역에 일방향으로 형성되는 게이트 전극과, 상기 게이트 전극 양측의 액티브 영역에 형성되는 소오스/드레인 불순물 영역과, 상기 소오스/드레인 불순물 영역에 일정한 간격을 형성되는 콘택영역을 포함하여 구성되는 ESD 보호회로에 있어서, 상기 콘택영역의 주변에 졍션간 격리막을 구성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 ESD 보호회로를 상세히 설명하면 다음과 같다.

도 2a 내지 도 2b는 본 발명에 의한 ESD 보호회로를 나타낸 레이아웃도이다.

도 2a에 도시한 바와 같이, 액티브 영역(21)과 필드 영역(22)으로 정의된 반도체 기판의 액티브 영역(21)에 일방향으로 형성되는 게이트 전극(23)과, 상기 게이트 전극(23) 양측의 액티브 영역(21)에 형성되는 소오스/드레인 불순물 영역(24)과, 상기 소오스/드레인 불순물 영역(24)에 일정한 간격으로 형성되는 복수개의 콘택영역(25)을 포함하여 구성된 ESD 보호회로에 있어서, 상기 게이트 전극(23)을 잡핑(Zapping) 전하가 공급되는 콘택영역(25)의 주변으로 연장하도록 게이트 전극 연장부(23a)을 구성하여 졍션을 서로 격리해주어 졍션의 어느 한 군데로 전하가 집중되는 것을 방지한다.

여기서 상기 소오스/드레인 불순물 영역(24)의 표면에 살리사이드막(도시되지 않음)이 형성되어 있고, 상기 콘택영역(25)의 주변으로 연장되는 게이트 전극(23)은 졍션간 격리를 위한 게이트 전극 연장부(23a)로 게이트 전극(23)과 액티브 영역(21) 그리고 필드 영역(22)의 경계지역을 덮어주기 위한 게이트 레이아웃으로 사용된다.

또한, 졍션간 격리를 위한 게이트 전극 연장부(23a)를 구성할 경우 졍션 격리용 게이트 전극 연장부(23a)의 두께만큼 ESD 보호회로의 채널 폭(Channel Width)이 감소되므로 졍션 격리가 가능한 최소한의 두께(예를 들면 0.1 ~ 1.0㎛)를 유지하여 구성한다.

그리고 잡핑에는 대개 졍션과 게이트 전극(23)과 서로 만나는 부분이 취약하므로 이 부분을 없애기 위해 졍션 에지 부분에 졍션 경계 지역을 덮을 수 있도록 격리용 게이트 전극 연장부(23a)를 추가로 배치할 수도 있다.

또한, 본원발명은 도 2a에서와 같이 졍션간 격리를 위해 콘택영역(25)의 주변으로 연장되는 게이트 전극 연장부(23a)를 소오스/드레인 불순물 영역(24)에 서로 나란하게 구성되어 있으나, 도 2b에서와 같이 서로 어긋나게 구성할 수도 있다.

한편, 상기 게이트 전극 연장부(23a)는 게이트 전극(23)과 연결되어 구성된다.

도 3a 내지 도 3b는 본 발명의 다른 실시예에 의한 ESD 보호회로를 나타낸 레이아웃도이다.

도 3a에 도시한 바와 같이, 액티브 영역(21)과 필드 영역(22)으로 정의된 반도체 기판의 액티브 영역(21)에 일방향으로 형성되는 게이트 전극(23)과, 상기 게이트 전극(23) 양측의 액티브 영역(21)에 형성되는 소오스/드레인 불순물 영역(24)과, 상기 소오스/드레인 불순물 영역(24)에 일정한 간격으로 형성되는 복수개의 콘택영역(25)을 포함하여 구성된 ESD 보호회로에 있어서, 상기 소오스/드레인 불순물 영역(24)에 잡핑(Zapping) 전하가 공급되는 각 콘택영역(24)의 주변에 졍션간 격리막으로 필드 산화막(26)을 구성하여 졍션을 서로 격리해주어 졍션의 어느 한 군데로 전하가 집중되는 것을 방지한다.

여기에서 상기 게이트 전극(23) 아래 부분에는 필드 산화막(26) 유무에 상관없이 전체가 다 액티브 영역으로 되어 있고, 상기 소오스/드레인 불순물 영역(24)의 표면에는 살리사이드막(도시되지 않음)이 형성되어 있다.

그리고 상기 필드 산화막(26)의 두께는 펀치(Punch)가 발생하지 않고 액티브간 격리가 가능한 최소한의 두께(예를 들면 0.1 ~ 1.0㎛)로 한다.

또한, 도 3b에서와 같이, 졍션간 격리용 필드 산화막(26)이 소오스/드레인 불순물 영역(24)의 노드(Node)에 서로 어긋나게 되어 있도록 구성할 수도 있다.

이상에서 설명한 바와 같이 본 발명에 의한 ESD 보호회로는 다음과 같은 효과가 있다.

즉, 트랜지스터의 졍션(Junction)에 살리사이드막을 사용하는 상태에서 ESD 특성을 열화시키지 않도록 ESD 잡핑 전하가 어느 한 곳에 집중되지 않게 함으로서 소자의 신뢰성을 향상할 수 있다.

Claims (5)

1. 액티브 영역과 필드 영역으로 정의된 반도체 기판의 액티브 영역에 일방향으로 형성되는 게이트 전극과, 상기 게이트 전극 양측의 액티브 영역에 형성되는 소오스/드레인 불순물 영역과, 상기 소오스/드레인 불순물 영역에 일정한 간격을 형성되는 콘택영역을 포함하여 구성되는 ESD 보호회로에 있어서,

   상기 콘택영역의 주변에 졍션간 격리막을 구성하는 것을 특징으로 하는 ESD 보호회로.
2. 제 1 항에 있어서, 상기 졍션간 격리막은 게이트 전극으로 구성하는 것을 특징으로 하는 ESD 보호회로.
3. 제 1 항에 있어서, 상기 졍션간 격리막은 0.1 ~ 1.0㎛의 두께로 구성하는 것을 특징으로 하는 ESD 보호회로.
4. 제 1 항에 있어서, 상기 졍션간 격리막은 게이트 전극의 아래 부분에는 형성되지 않는 필드 산화막인 것을 특징으로 하는 ESD 보호회로.
5. 제 1 항에 있어서, 상기 졍션간 격리막은 소오스/드레인 불순물 영역에 서로 나란하게 구성되거나 서로 어긋나게 구성하는 것을 특징으로 하는 ESD 보호회로.