JPH0220060A - 相補型薄膜電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、相補型薄膜電界効果トランジスタに関するも
のであり、特にリーク電流の発生を抑制するとともに製
造工程の簡略化が図れる相補型薄膜電界効果トランジス
タに関するものである。

本発明は、絶縁基体上の薄膜半導体層にチャンネル領域
を有する相補型薄膜電界効果トランジスタにおいて、第
１導電型の上記薄膜半導体層１に夫々絶縁膜を介して第
２Ｒ電型の半導体からなるゲート電極を有し、且つ夫々
のドレイン領域の夫々上記チャンネル領域側に接して第
２導電型領域を有することにより、リーク電流の発生の
抑制や耐圧性の改善、さらに製造工程の簡略化が図れる
相補型薄膜電界効果トランジスタを提供するものである
。

〔従来の技術〕

コンプリメンタリＭＯ３）ランジスタ（ＣＭＯＳトラン
ジスタ）を構成するｐチャンネルＭＯＳトランジスタ及
びｎチャンネルＭＯ３Ｉ−ランジスタは、−ａにゲート
電極としてｎ型の多結晶シリコンを用いている。したが
って、その仕事関数差からフラットバンド電圧ＶＦＩは
−０，５〜−０，７ｖ程度略こなる。そのため、ｐチャ
ンネルＭＯＳトランジスタはエンハンスメント型になり
、ｎチャンネルＭＯ３）ランジスタはデイプレッション
型になる。闇値電圧■いはｐチャンネルＭＯＳトランジ
スタが大きく、ｎチャンネルＭＯＳトランジスタが小さ
くなる。インバータにおいては、闇値電圧Ｖいがともに
同じ（符号は反対）であることが望ましい。そこで、闇
値電圧■Ｌゎを揃えるために、ｐチャンネルＭＯ３）ラ
ンジスタ及びｎチャンネルＭＯ３）ランジスタは、例え
ば第５図に示すような構成をしている。

すなわち、上記ｐチャンネルＭＯ３）ランジスタ１０１
は、絶縁基体１０２上に形成されたｐ型のポリシリコン
よりなる活性層１０３の両側にｐ゛型のソース領域１０
４及びｐ°型のドレイン領域１０５が形成され、中央に
ｐ型のチャンネル領域１０６が形成されている。そして
、上記ｐ型のチャンネル領域１０６上にはゲート絶縁膜
１０７を介してｎ型の多結晶シリコンによるゲート電極
１０８が形成されている。

一方、ｎチャンネルＭＯＳトランジスタ１１１は、絶縁
基体１０２上に形成されたｐ型のポリシリコンよりなる
活性層１１゛３の両側にｎ゛型のソース領域１１４及び
ｎ°型のドレイン領域１１５が形成され、中央にはｐ型
のチャンネル領域１１６が形成されている。そして、上
記ｐ型のチャンネル領域１１６上にはゲート絶縁膜１１
７を介してｎ型の多結晶シリコンによるゲート電極１１
８が形成された構成となっている。

〔発明が解決しようとする課題〕

このような構成のＣＭＯＳトランジスタの例えばｐチャ
ンネルＭＯ３）ランジスタ側について、これをオフ状態
にすることを考えた場合、ゲート電圧が０■近傍におい
ては、第５図に示すようにｐチャンネル領域１０６の表
面１０６ａはイントリンシックとなりオフ状態となって
いるが、その下部は未だｐ型の状態のままになっている
ためここで電流が流れてしまう。

したがって、ｐ型のチャンネル領域１０６を完全にオフ
状態にするためには、ゲート電極１０８にプラスバイア
スを印加する必要がある。しかし、この時にはｐチャン
ネル領域１０６の表面１０６ａがｎ゛化してくるので、
ドレイン電圧をかけたときドレイン側の接合電界がｊ％
　（なりリーク電流の増加を招く結果となる。

そこで、本願出願人は、上記ｐチャンネルＭＯＳトラン
ジスタにおけるリーク電流の発生を抑制するために、特
願昭６３−１０６５４９号明細書においてｐ−型のチャ
ンネル領域とｐ゛型のソース領域及びｐ°型のドレイン
領域との間にｎ型領域部を形成した構成のｐチャンネル
薄膜トランジスタを提案した。このような構成とするこ
とによって、ドレイン接合部において電界の集中を防止
しリーク電流の増加を抑制しようとするものである。

ところが、ｐチャンネルＭＯ３）ランジスタを上述のよ
うな構造にしても、ｎチャンネルＭＯＳトランジスタ側
では、ドレイン接合部において電界集中が生じ、リーク
電流が発生するという問題が残されている。

さらに、上記ｐチャンネルＭＯＳトランジスタとｎチャ
ンネルＭＯ３）ランジスタを同一基体上に形成する場合
、各々のチャンネルＭＯ３）ランジスタを全く別々の工
程として作製した時では非常に煩雑な工程となっていた
。

そこで、本発明は上述の従来の問題点に漏み、リーク電
流の発生の抑制や耐圧性の改善、さらに製造工程数の筒
略化が図れる相補型薄膜電界効果トランジスタを提供す
ることを目的とするものである。

〔課題を解決するための手段〕

本発明は上述の目的を達成するために提案されたもので
あって、絶縁基体上の薄膜半導体層にチャンネル２ｎ域
を有する相補型ａＪＨ電界効果トランジスタにおいて、
第１導電型の上記薄膜半導体層上に夫々絶縁膜を介して
第２導電型の半導体からなるゲート電極を有し、且つ夫
々のドレイン領域の夫々上記チャンネル領域側に接して
第２導電型領域を有することを特徴とするものである。

〔作用〕

上述の構成によれば、例えばｐチャンネルＭＯＳトラン
ジスタでは、チャンネル領域とドレイン領域との間にｎ
型領域部を形成することにより、チャンネル領域とドレ
イン領域間の接合の数を増加させて電圧を分割して電界
を弱めてリーク電流の発生を抑制している。

また、ｎチャンネルＭＯＳトランジスタ側は、いわゆる
ＬＤＤ構造となっており、チャンネル領域とドレイン領
域との間にかかる電圧をｎ型領域部によって弱めること
によりリーク電流の発生を抑制している。

さらに、ｐチャンネルＭＯＳトランジスタ及びｎチャン
ネルＭＯ５）ランジスタは、ともにチャンネル領域とド
レイン領域との間にｎ型領域部を有しているが、このｎ
型領域部はｐチャンネル間Ｏ３）ランジスタ及びｎチャ
ンネルＭＯ３）ランジスタともに同一工程として一括し
て形成することができるため製造工程の簡略化が図れる
。

〔実施例〕

以下、本発明にがかる相補型薄膜電界効果トランジスタ
の実施例を図面を参考にして説明する。

第１図は本発明にかかる相補型薄膜電界効果トランジス
タの一構成例を示す概略断面図である。

本実施例の相補型薄膜電界効果トランジスタのｐチャン
ネルＭＯＳトランジスタ側は、例えば５ｉＯｔ等の絶縁
基体１上にｐ−型ポリシリコンよりなる薄膜半導体層２
が形成されている。この薄膜半導体層２には、中央に第
１導電型としてｐ−型のチャンネル領域３が形成され、
その両側には第２導電型としてｎ型領域部８．９を介し
てｐ゛型の不純物が導入されて形成されたｐ゛型のソー
ス領域４及びｐ°型のドレイン領域５が形成されている
。なお、上記チャンネル領域３の両側に形成されたｎ型
領域部８及び９は、その一端がゲート電極７の端部と一
致し、他端がゲート電極７の外側に存在するように形成
されている。そして、Ｆ記チャンネル頌域３の上部には
、例えば５ｉＯｚよりなるゲート絶縁ｌ！＃６を介して
第２導電型としてｎ型多結晶シリコンからなるゲート電
）へ７が形成されている。

一方、ｎチャンネルＭＯ３）ランジスタは、例えばＳｉ
Ｏ，等の絶縁基体ｌ上にｐ−ポリシリコンよりなる薄膜
半導体層１２が形成されている。

この薄膜半導体層１２には、中央に第１導電型としてｐ
−型のチャンネル領域１３が形成され、その両側には第
２導電型としてｎ壁領域部１８，１９を介してｎ゛型の
不純物が導入されて形成されたｎ゛型のソース領域１４
及びｎ゛型のドレイン領域１５が形成されている。なお
、上記チャンネル領域１３の両側に形成されたｎ壁領域
部１８及び１９は、その一端がゲート電極７の端部と一
致し、他端がゲート電極７の外側に存在するように形成
されている。そして、上記チャンネル領域１３の上部に
は、例えば５ｉＯｔよりなるゲート絶縁膜１６を介して
第２導電型としてｎ型多結晶シリコンからなるゲート電
極１７が形成されている。

上述のように構成されるｐチャンネルＭＯＳトランジス
タ及びｎチャンネルＭＯ３）ランジスク上には、層間絶
縁膜２０が全面に亘って形成されており、各チャンネル
ＭＯ３）ランジスタのソス領域４，１４及びドレイン領
域５，１５部分には開【」部２１ａ、２１ｂ、２１ｃ、
２１ｄが開口して形成されている。そして、この開口部
２１ａ２１ｂ、２１ｃ、２１ｄには、ＡＩ等の材料によ
って配線層２２が形成されている。

」二連の構成からなる相捕型薄膜電界効果トランジスタ
の例えばｐチャンネルＭＯＳトランジスタは、チャンネ
ル領域３とソース領域４及び１゛レイン領域５との間に
ｎ型領域部８，９を形成しているので、上記チャンネル
領域３とソース領域４及び］゛レレイン領域の間の接合
の数を増加させることができる。これにより従来チャン
ネル領域３とソース領域４及びドレイン領域５との境界
部に集中していた電圧を分割することができ、該境界部
の電界を弱めてリーク電流の発生を抑制することができ
る。

また、ｎチャンネルＭＯＳトランジスタ便■よ、チャン
ネル領域１３とソース領域１４及びドレイン領域１５と
の間に低濃度のｎ壁領域部１８．１９を形成することに
よって、いわゆるＬＤＤ構造となっており、チャンネル
領域１３とソース領域１４及びドレイン領域１５との間
にかかる電圧をＩＮ　（１壁領域部１８．１９によって
弱めることによりリーク電流の発生を抑制することがで
きる。

また、かかる構成の相補型薄膜電界効果トランジスタに
よれば、例えばｐチャンネルＭｏ５ｔ・ランジスタでは
、チャンネル領域の一部にｎ型領域部が形成されている
ので、ゲート電圧をＯ■にした時、ｐｎ接合が形成され
ておりｊｔＭ４は流れずオフ状態となる。また、この構
成ではゲート電圧を０■としてドレイン電圧を上げた時
（マイナスに上げる）見掛は上ゲートがプラスとなり、
ｎ型領域部では表面にｎｏが誘起され、ドレイン接合近
傍では電界集中が生じるか、ソース領域側にも逆バイア
スのｐｎ接合があり、ここで電界が生しるのでドレイン
電界は弱くなりリーク電流は抑制される。一方、ゲート
電極に閾値電圧Ｖｔｈを印加すればｎ型領域部はｐ型反
転するので電流は流れオン状態となる。オン状態を考え
るとＶＬｈ位のゲート電圧においてｎ型領域部がｐ型反
転するように濃度を決めておけばオン特性への影響はな
い。

本発明にかかる相補型薄膜電界効果トランジスタの薄膜
半導体層２，１２に形成されるｎ型領域部８，９．１８
．１９は、上述の実施例のようにその一端がゲート電極
７，１７の端部と一致し、他端がゲート電極７，１７の
外側に存在するように形成してもよいが、第２図ａに示
すように、ｎ壁領域部３８，３９．４８．４９をすべて
ゲート電４ｉ３７．４７の内側に形成するようにしても
よい。また、第２図すに示すように、ゲート電極３７．
４７＃Ａ部の内側からゲート電極３７．４７端部の外側
に亘って存在するように形成することも可能である。

さらには、上述の実施例のようにチャンネル領域３３．
４３とソース領域３４．４４及びドレイン領域３５．４
５との間の２箇所にｎ型領域部を形成する構成でなく、
第２図Ｃに示すように、チャンネル領域３３．４３とド
レイン領域３５，４５との間にのみ形成する構成として
もよい。

かかる構成の場合であっても上述の実施例と同様の効果
は充分に期待できる。

なおここで、第１図に示ずｎ型領域部８，９゜１８．１
９は、その幅をオン抵抗が増大せず、且つパンチスルー
を生しない程度の幅、例えば０．１μｍ程度とすること
が好ましい。また、ｎ型領域部８．９，１８．１９の不
純物１度は、ｎ型領域部のオン抵抗Ｒがチャンネル領域
のオン抵抗Ｒ−＾、、、、ｌｌｌ　より充分小さく、且
つチャンネル領域とドレイン領域との間の接合電界を弱
めることができる程度の濃度とすることが好ましい。

上述の実施例で示される構造からなる相捕型薄膜電界効
果トランジスタは、以下のようにして形成することがで
きる。

例えば、第３図ａに示すように、先ず絶縁性基体５１上
にｐ−型のポリシリコン５２．６２を所定の膜厚でＣＶ
Ｄ等の方法により形成する。

そして、第３図すに示すように、ＳｉＯ□膜とｎ型のポ
リシリコン膜、さらにＳｉＯ□及びフォトレジストを全
面に亘って形成した後、フォトレジストをマスクとして
Ｓｉｎ、をパターニングしてマスク８１を形成する。そ
して、これをマスクにゲート電極５７．６７をプラズマ
エ・７チングすることにより形成する。なお、プラズマ
エツチングによりゲート電極５７．６７を形成する際、
マスク８１の一部がオーバーハング形状となるように行
っている。

次に、第３図Ｃに示すように、ｎチャンネルＭＯＳトラ
ンジスタ形成部全体に対してマスク８２を施した後、ｐ
チャンネルＭＯＳトランジスタ形成部に高濃度のｐ型の
不純物を導入してｐ゛型のソース領域５４及びｐ゛型の
ドレイン領域５５を形成する。上記ｐ１型のソース領域
５４及びｐ゛型のドレイン領域５５は、ゲート電極５７
上にオーバーハング状にＳｉＯ□マスク８１を形成して
いるため、オフセットゲート構造として形成される。

続いて、第３図ｄに示すように、ｐチャンネルＭＯＳト
ランジスタ形成部全体にマスク８３を形成し、ｎチャン
ネルＭＯ３）ランラスタ形成部全体に形成されているマ
スク８２を取り除く。そして、ｎチャンネルＭＯ３）ラ
ンジスタ形成部に対して高濃度のｎ型の不純物を導入し
てｎ゛型のソース領域６４とｎ゛型のドレイン領域６５
を形成する。このｎ４型のソース領域６４及びｎ°型の
ドレイン領域６５は、ゲート電極６７上にオーバーハン
グ状に５ｉＯｚマスク８１が形成されているため、オフ
セットゲート構造として形成される。

このようにしてｐチャンネルＭＯ３Ｉ−ランジスタに対
してｐ゛型のソース領域５４及びｐ°型のドレイン領域
５５を形成し、ｎチャンネルＭＯＳトランジスタに対し
てｎ゛型のソース領域６４とｎ゛型のドレイン領域６５
を形成した後、ｐチャンネルＭＯ３）ランジスタ上に形
成したマスク８３を含めて、ＳｉＯ，マスク８１を取り
除く。そして、第３図ｅに示すように、全面にわたって
低濃度のｎ型不純物を導入して、ｐチャンネルＭＯＳト
ランジスタ及びｎチャンネルＭＯ３Ｉ−ランジスタのチ
ャンネル領域５３．６３とソース領域５４．６４及びド
レイン領域５５．６５との間にｎ壁領域部５８，５９．
６８．６９を形成する。

上述のようにしてｐチャンネルＭＯＳトランジスタとｎ
チャンネルＭＯＳトランジスタを形成した後、第３図ｆ
に示すように、全面にわたって層間絶縁膜７０を形成し
、ｐチャンネルＭＯＳトランジスタ及びｎチャンネルＭ
ＯＳトランジスタのソース領域５４．６４及びドレイン
領域５５．６５上に開口部７１ａ、７１ｂ、７１ｃ、７
１ｄを開口形成する。そして、上記開口部７１ａ、７１
ｂ、７１ｃ、７１ｄにＡＩ材による配線層７２を形成し
て、所望する相補型薄膜電界効果トランジスタを形成す
る。

なお、上記ｎ型領域部及びソース領域、ドレイン領域の
形成方法としては、上述に示した方法の他、次のような
方法によっても作製することができる。

すなわち、上記第３図ａ及び第３図すと同様の方法によ
り、絶縁性基体５１上にｐ−型の薄膜半導体層５２．６
２とその上部の所定の位置にゲ日色縁膜５６．６６とゲ
ート電極５７．６７を形成した後、第４図ａに示すよう
に、ｐチャンネルＭＯＳトランジスタ及びｎチャンネル
ＭｏＳトランジスタを構成するｐ−型の薄膜半導体層５
２゜６２の全面に対して所定の濃度となるように低濃度
のｎ型の不純物を導入してｎ型領域８６を形成する。

そして、第４図すに示すように、先ずｎチャンネルＭＯ
３）ランラスタ形成部全体及びｐチャンネルＭＯ３）ラ
ンジスタ形成部のゲート電極５７とソース領域５４．ド
レイン領域５５の一部（ｎ壁領域部形成部分）を覆うよ
うにしてマスク８４を形成し、ｐチャンネルＭＯＳトラ
ンジスタ形成部に高濃度のｐ型の不純物を導入してｐ°
型のソース領域５４及びｐ１型のドレイン領域５５を形
成する。これによって、同時にｎ壁領域部５８５９が形
成される。

続いて、第４図Ｃに示すように、ｐチャンネルＭＯ３Ｉ
−ランジスタ上にマスク８５を形成する。

そして、ｎチャンネルＭＯ３）ランジスタのｎ壁領域部
形成部分を残存させるように、ソース領域及びドレイン
領域上のマスク８４を取り除き、高濃度のｎ型の不純物
を導入してｎ゛型のソース領域６４及びｎ°型のドレイ
ン領域６５を形成する。

これによって、同時にｎ壁領域部６８，６９．が形成さ
れる。

なお、上述のようにして形成されたソース領域及びトレ
イン領域はともにオフセットゲート構造となる。

上述のようにして、ｎ壁領域部５８．５９，６８．６９
及びソース領域５４．６４．　　ドレイン領域５５．６
５を形成した後、上記第３図ｆに示すようにして層間絶
縁膜７０及び配線層７２を形成することにより所望の相
補型薄膜電界効果トランジスタが形成される。

上述のようにｐチャンネルＭＯ３）ランジスタとｎチャ
ンネルＭＯ３）ランジスタはともにｎ型領域部を有して
おり、第１図に示す１Ｋ　ｎ型領域部８．９．１８．１
９は同一工程で形成することができるため製造工程の簡
略化が図れる。

なお、本実施例ではチャンネル領域をｐ−型、ゲートＮ
捲をｎ型、チャンネル領域の隣接部をｎ型とした構成の
ＣＭＯＳトランジスタについて説明したが、各々逆の構
成のＣＭＯＳトランジスタにも適用できる。

〔発明の効果〕

上述の説明より明らかなように、本発明にががる相補型
薄膜電界効果トランジスタは、チャンネル領域とソース
領域及びドレイン領域間にｎ型領域部を形成しているの
で、電界の集中を抑制できリーク電流の抑制及び耐圧性
の向上が図れる。

また、ｐチャンネルＭＯ３Ｉ−ランジスタ及びｎチャン
ネル間Ｏ５）ランジスクともにｎ型領域部を形成する構
成としているため、この部分を共通の工程として形成す
ることができるので、製造工程の簡略化が図れる。

【図面の簡単な説明】

第】図は本発明にがかる相補型薄膜電界効果トランジス
タの一構成例を示す概略断面図である。 第２図ａは本発明にがかる相補型薄膜電界効果トランジ
スタの他の構成例を示す概略断面図であり、第２図すは
本発明にかかる相補型薄膜電界効果トランジスタのさら
に他の構成例を示す概略断面図である。第２図Ｃは本発
明にかかる相補型薄膜電界効果トランジスタのさらに他
の構成例を示す概略断面図である。 第３図ａ乃至第３図ｆは本発明にがかる相補型薄膜電界
効果トランジスタの一製造工程を順を追って示す概略断
面図である。 第４図ａ乃至第４図Ｃは本発明にがかる相補型薄膜電界
効果トランジスタの他の製造工程を順を追って示す概略
断面図である。 第５図は従来の相補型薄ＩＰＪ電界効果トランジスタの
一構成例を示す概略断面図である。 １・・・絶縁基体 ２．１２・・・薄膜半導体層（第１導電型）ｌ　３　・ １４　・ １５　・　・ １７　・　・ ９．１８ ・チャンネル領域（第１導電型） ・ソース領域 ・ドレインつａ域 ・ゲート１掻（第２導電型） Ｉ９・・・ｎ型領域部（第２導電型）

Claims (1)

【特許請求の範囲】
1. 絶縁基体上の薄膜半導体層にチャンネル領域を有する相
   補型薄膜電界効果トランジスタにおいて、第１導電型の
   上記薄膜半導体層上に夫々絶縁膜を介して第２導電型の
   半導体からなるゲート電極を有し、且つ夫々のドレイン
   領域の夫々上記チャンネル領域側に接して第２導電型領
   域を有することを特徴とする相補型薄膜電界効果トラン
   ジスタ。