JP3197667B2 - アキュムレーション型多結晶シリコン薄膜トランジスタ - Google Patents
アキュムレーション型多結晶シリコン薄膜トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、高耐圧と高相互コンダ
クタンスとを同時に有する多結晶シリコン薄膜トランジ
スタ（以下、Ｐoly-ＳiＴＦＴと記す）に関するもので
ある。
クタンスとを同時に有する多結晶シリコン薄膜トランジ
スタ（以下、Ｐoly-ＳiＴＦＴと記す）に関するもので
ある。
【０００２】
【従来の技術】絶縁性基板上に形成した多結晶シリコン
から成る半導体層を用いて作製されたＰoly-ＳiＴＦＴ
は、非晶質シリコン薄膜トランジスタに比べ移動度が高
い。
から成る半導体層を用いて作製されたＰoly-ＳiＴＦＴ
は、非晶質シリコン薄膜トランジスタに比べ移動度が高
い。
【０００３】それゆえ、駆動能力が高くなるので駆動Ｉ
Ｃいわゆるドライバーの一体型が可能であり、また移動
度が高いことから微細化が可能となり、高密度化が実現
できるため、従来から研究開発が進められている。
Ｃいわゆるドライバーの一体型が可能であり、また移動
度が高いことから微細化が可能となり、高密度化が実現
できるため、従来から研究開発が進められている。
【０００４】まず、アキュムレーション型Ｐoly-ＳiＴ
ＦＴについて説明する。
ＦＴについて説明する。
【０００５】Ｐoly-ＳiＴＦＴにおいて、半導体層の多
結晶シリコンがｎ型の場合、ゲート電極に正の電圧を印
加すると、チャネルに電子が誘起され、それが蓄積され
て蓄積状態になり、ソース領域とドレイン領域との間に
電流が流れＴＦＴがオン状態になる。またゲート電極に
負の電圧を印加すると、チャネルに少数キャリアの正孔
が誘起され反転状態になるので、ソース領域とドレイン
領域との間に電流が流れなくなりＴＦＴがオフ状態にな
る。
結晶シリコンがｎ型の場合、ゲート電極に正の電圧を印
加すると、チャネルに電子が誘起され、それが蓄積され
て蓄積状態になり、ソース領域とドレイン領域との間に
電流が流れＴＦＴがオン状態になる。またゲート電極に
負の電圧を印加すると、チャネルに少数キャリアの正孔
が誘起され反転状態になるので、ソース領域とドレイン
領域との間に電流が流れなくなりＴＦＴがオフ状態にな
る。
【０００６】一方、半導体層がｐ型の場合には、ゲート
電極に負の電圧を印加すると、チャネルに正孔が誘起さ
れ、それが蓄積されて蓄積状態になり、ソース領域とド
レイン領域との間に電流が流れＴＦＴがオン状態にな
る。またゲート電極に正の電圧を印加すると、チャネル
に少数キャリアの電子が誘起され、チャネルが反転状態
になり、ＴＦＴがオフ状態になる。
電極に負の電圧を印加すると、チャネルに正孔が誘起さ
れ、それが蓄積されて蓄積状態になり、ソース領域とド
レイン領域との間に電流が流れＴＦＴがオン状態にな
る。またゲート電極に正の電圧を印加すると、チャネル
に少数キャリアの電子が誘起され、チャネルが反転状態
になり、ＴＦＴがオフ状態になる。
【０００７】即ち、アキュムレーション型Ｐoly-ＳiＴ
ＦＴは、ＴＦＴがオン状態ではチャネルに蓄積層が形成
され、オフ状態では反転層が形成されて動作する。
ＦＴは、ＴＦＴがオン状態ではチャネルに蓄積層が形成
され、オフ状態では反転層が形成されて動作する。
【０００８】以下に、従来のＰoly-ＳiＴＦＴについて
説明する。
説明する。
【０００９】図６に従来のＰoly-ＳiＴＦＴの断面図を
示す。
示す。
【００１０】同図に示す如く、石英、ガラス等から成る
非晶質絶縁性基板１上に、ＣＶＤ法により多結晶シリコ
ン膜２を形成した後、島状パターンにエッチングして、
熱酸化法によりＳｉＯ2膜から成るゲート絶縁膜３を形
成する。次にＣＶＤ法により多結晶シリコンからなるゲ
ート電極４を形成するのである。
非晶質絶縁性基板１上に、ＣＶＤ法により多結晶シリコ
ン膜２を形成した後、島状パターンにエッチングして、
熱酸化法によりＳｉＯ2膜から成るゲート絶縁膜３を形
成する。次にＣＶＤ法により多結晶シリコンからなるゲ
ート電極４を形成するのである。
【００１１】その後、前記ゲート電極４をマスクにして
そのゲート電極４領域以外のゲート絶縁膜３をエッチン
グし、多結晶シリコン膜２に不純物元素をドープして高
濃度のソース領域５及びドレイン領域６を形成する。
そのゲート電極４領域以外のゲート絶縁膜３をエッチン
グし、多結晶シリコン膜２に不純物元素をドープして高
濃度のソース領域５及びドレイン領域６を形成する。
【００１２】なお、同図に記載していないが、後述の図
４の本発明の実施例を示す図の如く、前記工程後全面に
層間絶縁膜９を積層し、ソース領域５及びドレイン領域
６上にコンタクトホール１０を形成し、そこにそれぞれ
コンタクトしたソース電極１２及びドレイン電極１３を
形成し、更にここで表示電極１１を設ければ、表示装置
とすることができる。
４の本発明の実施例を示す図の如く、前記工程後全面に
層間絶縁膜９を積層し、ソース領域５及びドレイン領域
６上にコンタクトホール１０を形成し、そこにそれぞれ
コンタクトしたソース電極１２及びドレイン電極１３を
形成し、更にここで表示電極１１を設ければ、表示装置
とすることができる。
【００１３】しかしながら、このような従来のアキュム
レーション型Ｐoly-ＳiＴＦＴであると、一方のｎ型半
導体層のＴＦＴの場合には、ゲート電極に負のゲート電
圧が印加されてＰoly-ＳiＴＦＴがオフ状態になった
時、ｐチャネル層が深さ１００Å以下で形成されてしま
う。
レーション型Ｐoly-ＳiＴＦＴであると、一方のｎ型半
導体層のＴＦＴの場合には、ゲート電極に負のゲート電
圧が印加されてＰoly-ＳiＴＦＴがオフ状態になった
時、ｐチャネル層が深さ１００Å以下で形成されてしま
う。
【００１４】また、他方のｐ型半導体のＴＦＴの場合に
は、ゲート電極に正のゲート電圧が印加されてＰoly-Ｓ
iＴＦＴがオフ状態になった時、ｎチャネル層が深さ１
００Å以下で形成されてしまう。
は、ゲート電極に正のゲート電圧が印加されてＰoly-Ｓ
iＴＦＴがオフ状態になった時、ｎチャネル層が深さ１
００Å以下で形成されてしまう。
【００１５】そのため、いずれの型の半導体層の場合に
も、ゲート電圧、ドレイン電圧による電界が、ソース領
域又はドレイン領域と、ゲート領域との境界、即ちドレ
イン接合部に集中してしまうため、トラップを介してキ
ャリアが移動することになる。
も、ゲート電圧、ドレイン電圧による電界が、ソース領
域又はドレイン領域と、ゲート領域との境界、即ちドレ
イン接合部に集中してしまうため、トラップを介してキ
ャリアが移動することになる。
【００１６】そうすると、ゲート電圧やドレイン電圧に
依存した大きなリーク電流が流れてしまう（文献:J.G.F
ossum et.al,IEEE Trans.Electron Devices,volED-32,p
1878,1985参照)という欠点が発生する。
依存した大きなリーク電流が流れてしまう（文献:J.G.F
ossum et.al,IEEE Trans.Electron Devices,volED-32,p
1878,1985参照)という欠点が発生する。
【００１７】そこで、ソース領域とゲート領域との間、
及びドレイン領域とゲート領域との間に高い絶縁耐圧を
有する高耐圧Ｐoly-ＳiＴＦＴとして、ゲート領域と同
一の不純物濃度で一層から成る領域を持つＰoly-ＳiＴ
ＦＴが提案されている。
及びドレイン領域とゲート領域との間に高い絶縁耐圧を
有する高耐圧Ｐoly-ＳiＴＦＴとして、ゲート領域と同
一の不純物濃度で一層から成る領域を持つＰoly-ＳiＴ
ＦＴが提案されている。
【００１８】図７に、ゲート領域と同一の不純物濃度で
一層から成る領域を備えた従来のＰoly-ＳiＴＦＴの断
面図を示す。
一層から成る領域を備えた従来のＰoly-ＳiＴＦＴの断
面図を示す。
【００１９】同図に示す如く、石英、ガラス等から成る
非晶質絶縁性基板１上に、ＣＶＤ法により多結晶シリコ
ン膜２を形成した後、島状パターンにエッチングして、
熱酸化法によりＳｉＯ2膜から成るゲート絶縁膜３を形
成する。次にＣＶＤ法により多結晶シリコンからなるゲ
ート電極４を形成するのである。
非晶質絶縁性基板１上に、ＣＶＤ法により多結晶シリコ
ン膜２を形成した後、島状パターンにエッチングして、
熱酸化法によりＳｉＯ2膜から成るゲート絶縁膜３を形
成する。次にＣＶＤ法により多結晶シリコンからなるゲ
ート電極４を形成するのである。
【００２０】そしてその工程後セルフアライメントによ
り、ゲート電極より広い幅にゲート絶縁膜を残すように
ゲート絶縁膜をエッチング除去し、露出した多結晶シリ
コン膜２に不純物元素をドープして高濃度のソース領域
５及びドレイン領域６を形成するとともに、ソース領域
とゲート領域との間、及びドレイン領域とゲート領域と
の間に一層から成る高抵抗領域７を形成する。
り、ゲート電極より広い幅にゲート絶縁膜を残すように
ゲート絶縁膜をエッチング除去し、露出した多結晶シリ
コン膜２に不純物元素をドープして高濃度のソース領域
５及びドレイン領域６を形成するとともに、ソース領域
とゲート領域との間、及びドレイン領域とゲート領域と
の間に一層から成る高抵抗領域７を形成する。
【００２１】ここで、図示していないが、前記工程後全
面に層間絶縁膜９を積層し、ソース領域５及びドレイン
領域６上にコンタクトホール１０を形成し、そのそれぞ
れの領域にコンタクトしたソース電極１２及びドレイン
電極１３を形成する。またここで表示電極１１を設けれ
ば、表示装置とすることができる。
面に層間絶縁膜９を積層し、ソース領域５及びドレイン
領域６上にコンタクトホール１０を形成し、そのそれぞ
れの領域にコンタクトしたソース電極１２及びドレイン
電極１３を形成する。またここで表示電極１１を設けれ
ば、表示装置とすることができる。
【００２２】ところで、図７に示した上述の一層から成
る高抵抗領域を備えた高耐圧Ｐoly-ＳiＴＦＴであって
も、相互コンダクタンスの低下が顕著になるという欠点
を有する。
る高抵抗領域を備えた高耐圧Ｐoly-ＳiＴＦＴであって
も、相互コンダクタンスの低下が顕著になるという欠点
を有する。
【００２３】これは、一層から成る高抵抗領域の抵抗が
非常に高いため、その領域がチャネルに直列に付加され
た寄生抵抗として働き、Ｐoly-ＳiＴＦＴの相互コンダ
クタンスを低下させているためと考えられる。
非常に高いため、その領域がチャネルに直列に付加され
た寄生抵抗として働き、Ｐoly-ＳiＴＦＴの相互コンダ
クタンスを低下させているためと考えられる。
【００２４】その領域の抵抗を下げるには、領域のサイ
ズを１μｍ以下にする必要があるが、その作製は困難で
あり、またソースやドレイン領域の不純物がその活性化
処理により拡散されて高抵抗領域が制御できなくなると
いう欠点を有していた。
ズを１μｍ以下にする必要があるが、その作製は困難で
あり、またソースやドレイン領域の不純物がその活性化
処理により拡散されて高抵抗領域が制御できなくなると
いう欠点を有していた。
【００２５】また、図８に示す如く、前述の一層から成
る高抵抗領域の不純物濃度をソースやドレイン領域の不
純物濃度よりも低く、またゲート領域の不純物濃度より
も高くして、相互コンダクタンスを高くしたいわゆる低
濃度領域を、ソース領域とゲート領域との間、及びドレ
イン領域とゲート領域との間に備えたＴＦＴも作製され
ている。
る高抵抗領域の不純物濃度をソースやドレイン領域の不
純物濃度よりも低く、またゲート領域の不純物濃度より
も高くして、相互コンダクタンスを高くしたいわゆる低
濃度領域を、ソース領域とゲート領域との間、及びドレ
イン領域とゲート領域との間に備えたＴＦＴも作製され
ている。
【００２６】しかしながら、同図に示す高相互コンダク
タンスＴＦＴでは、ゲート領域よりも低濃度領域の抵抗
が低いため、耐圧が低下するという欠点を有している。
タンスＴＦＴでは、ゲート領域よりも低濃度領域の抵抗
が低いため、耐圧が低下するという欠点を有している。
【００２７】この欠点を解消するためには、低濃度領域
のサイズを５μｍ以上に大きくすればよいが、ところ
が、そのために相互コンダクタンスが低下したりＴＦＴ
の占める面積が大きくなるという欠点がさらに発生する
のである。
のサイズを５μｍ以上に大きくすればよいが、ところ
が、そのために相互コンダクタンスが低下したりＴＦＴ
の占める面積が大きくなるという欠点がさらに発生する
のである。
【００２８】
【発明が解決しようとする課題】本発明は上述の従来の
欠点に鑑みて成されたものであり、Ｐoly-ＳiＴＦＴが
オフ状態では高い耐圧特性を有するとともに、オン状態
では高相互コンダクタンス特性を有するＰoly-ＳiＴＦ
Ｔおよびそれを備えた液晶表示装置を提供するものであ
る。
欠点に鑑みて成されたものであり、Ｐoly-ＳiＴＦＴが
オフ状態では高い耐圧特性を有するとともに、オン状態
では高相互コンダクタンス特性を有するＰoly-ＳiＴＦ
Ｔおよびそれを備えた液晶表示装置を提供するものであ
る。
【００２９】
【課題を解決するための手段】請求項１の発明は、アキ
ュムレーション型多結晶シリコン薄膜トランジスタにお
いて、ゲート領域とソース領域又はドレイン領域との間
の領域が、前記ゲート領域と同一の不純物濃度である上
層と、前記ソース領域及びドレイン領域より低い不純物
濃度であり、かつ前記ゲート領域より高い不純物濃度で
ある下層との２層から成り、前記上層側にゲート絶縁膜
を介してゲート電極が形成されたことをその要旨とす
る。
ュムレーション型多結晶シリコン薄膜トランジスタにお
いて、ゲート領域とソース領域又はドレイン領域との間
の領域が、前記ゲート領域と同一の不純物濃度である上
層と、前記ソース領域及びドレイン領域より低い不純物
濃度であり、かつ前記ゲート領域より高い不純物濃度で
ある下層との２層から成り、前記上層側にゲート絶縁膜
を介してゲート電極が形成されたことをその要旨とす
る。
【００３０】請求項２の発明は、請求項１の多結晶シリ
コン薄膜トランジスタにおいて、前記上層が、多結晶シ
リコンの表面から１００Åより厚い厚みを有することそ
の要旨とする。
コン薄膜トランジスタにおいて、前記上層が、多結晶シ
リコンの表面から１００Åより厚い厚みを有することそ
の要旨とする。
【００３１】請求項３の発明は、アキュムレーション型
多結晶シリコン薄膜トランジスタを備えた液晶表示装置
において、前記多結晶シリコン薄膜トランジスタは、ゲ
ート領域とソース領域又はドレイン領域との間の領域
が、前記ゲート領域と同一の不純物濃度である上層と、
前記ソース領域及びドレイン領域より低い不純物濃度で
あり、かつ前記ゲート領域より高い不純物濃度である下
層との２層から成り、前記上層が、多結晶シリコンの表
面から１００Åより厚い厚みを有し、前記上層側にゲー
ト絶縁膜を介してゲート電極が形成されたことをその要
旨とする。
多結晶シリコン薄膜トランジスタを備えた液晶表示装置
において、前記多結晶シリコン薄膜トランジスタは、ゲ
ート領域とソース領域又はドレイン領域との間の領域
が、前記ゲート領域と同一の不純物濃度である上層と、
前記ソース領域及びドレイン領域より低い不純物濃度で
あり、かつ前記ゲート領域より高い不純物濃度である下
層との２層から成り、前記上層が、多結晶シリコンの表
面から１００Åより厚い厚みを有し、前記上層側にゲー
ト絶縁膜を介してゲート電極が形成されたことをその要
旨とする。
【００３２】
【作用】すなわち、ゲート領域とソース領域との間、及
びゲート電極とドレイン領域との間に設けた高抵抗Ｐol
y-Ｓi層と、ソース領域及びドレイン領域よりも低濃度
にドープしたシリコン層との二層で形成することによ
り、ＴＦＴがオフ状態でのリーク電流が低減できるた
め、高耐圧Ｐoly-ＳiＴＦＴが実現できる。さらに、ソ
ース領域とゲート領域との間、及びドレイン領域とゲー
ト領域との間の領域の前記高抵抗多結晶シリコン層の下
層には、ソースおよびドレイン領域よりも不純物濃度が
低い低濃度ドープ多結晶シリコン層とすることにより、
ソース領域とゲート領域との間、及びドレイン領域とゲ
ート領域との間の領域は抵抗が低くなるので、ＴＦＴが
オン状態でのオン電流が増加し、Ｐoly-ＳiＴＦＴの高
相互コンダクタンスが実現できる。
びゲート電極とドレイン領域との間に設けた高抵抗Ｐol
y-Ｓi層と、ソース領域及びドレイン領域よりも低濃度
にドープしたシリコン層との二層で形成することによ
り、ＴＦＴがオフ状態でのリーク電流が低減できるた
め、高耐圧Ｐoly-ＳiＴＦＴが実現できる。さらに、ソ
ース領域とゲート領域との間、及びドレイン領域とゲー
ト領域との間の領域の前記高抵抗多結晶シリコン層の下
層には、ソースおよびドレイン領域よりも不純物濃度が
低い低濃度ドープ多結晶シリコン層とすることにより、
ソース領域とゲート領域との間、及びドレイン領域とゲ
ート領域との間の領域は抵抗が低くなるので、ＴＦＴが
オン状態でのオン電流が増加し、Ｐoly-ＳiＴＦＴの高
相互コンダクタンスが実現できる。
【００３３】
【実施例】本発明のＰoly-ＳiＴＦＴについて説明す
る。
る。
【００３４】ここでは、半導体層がｎ型の多結晶シリコ
ンであるＴＦＴの場合の実施例を図に従って説明する。
ンであるＴＦＴの場合の実施例を図に従って説明する。
【００３５】図１に本発明のＰoly-ＳiＴＦＴの断面図
を示す。図２に本発明のＰoly-ＳiＴＦＴを表示装置に
応用した場合の平面図を示し、また、図３（ａ）乃至
（ｄ）及び図４（ａ）乃至（ｂ）に図２のＡ−Ａ’線に
沿った本発明のＰoly-ＳiＴＦＴの各製造工程の断面図
を示す。
を示す。図２に本発明のＰoly-ＳiＴＦＴを表示装置に
応用した場合の平面図を示し、また、図３（ａ）乃至
（ｄ）及び図４（ａ）乃至（ｂ）に図２のＡ−Ａ’線に
沿った本発明のＰoly-ＳiＴＦＴの各製造工程の断面図
を示す。
【００３６】これらの図に従って本発明のＰoly-ＳiＴ
ＦＴの製造方法について説明する。図３（ａ）に示す如
く、洗浄した非晶質絶縁性基板１、例えば石英基板の全
面にＣＶＤ法（化学気相反応法）により多結晶シリコン
２を１５００Å堆積し、その膜をフォトリソグラフィー
工程で島状に成形後、熱酸化により多結晶シリコン膜を
覆うようにゲート絶縁膜３を形成する。このゲート絶縁
膜３は、ＣＶＤ法やスパッタ法により形成する酸化シリ
コン膜または窒化シリコン膜であってもよい。
ＦＴの製造方法について説明する。図３（ａ）に示す如
く、洗浄した非晶質絶縁性基板１、例えば石英基板の全
面にＣＶＤ法（化学気相反応法）により多結晶シリコン
２を１５００Å堆積し、その膜をフォトリソグラフィー
工程で島状に成形後、熱酸化により多結晶シリコン膜を
覆うようにゲート絶縁膜３を形成する。このゲート絶縁
膜３は、ＣＶＤ法やスパッタ法により形成する酸化シリ
コン膜または窒化シリコン膜であってもよい。
【００３７】次に図３（ｂ）に示す如く、再びＣＶＤ法
により多結晶シリコンを１５００Å堆積し、その多結晶
シリコンにリン（Ｐ）を拡散する。その後フォトリソグ
ラフィー工程により成形してゲート電極４を形成する。
により多結晶シリコンを１５００Å堆積し、その多結晶
シリコンにリン（Ｐ）を拡散する。その後フォトリソグ
ラフィー工程により成形してゲート電極４を形成する。
【００３８】そして、図３（ｃ）に示す如く、次の工程
で形成するソース及びドレイン領域上のゲート絶縁膜３
をフォトリソグラフィーにより除去する。
で形成するソース及びドレイン領域上のゲート絶縁膜３
をフォトリソグラフィーにより除去する。
【００３９】そのゲート絶縁膜を除去した領域に、イオ
ン注入（加速電圧：３０keV以下、ドーズ量：１×１０
15dose/cm2）によりリン（Ｐ）を打ち込み、ソース領域
５及びドレイン領域６を形成する。
ン注入（加速電圧：３０keV以下、ドーズ量：１×１０
15dose/cm2）によりリン（Ｐ）を打ち込み、ソース領域
５及びドレイン領域６を形成する。
【００４０】そしてその工程後、セルフアライメントに
よりゲート電極の下に位置する以外のゲート絶縁膜をエ
ッチング除去し、前述のイオン注入における注入条件を
変えてイオン注入（加速電圧：６０〜１００keV、ドー
ズ量：１×１０13dose/cm2）によりリン（Ｐ）を打ち込
み、図３（ｄ）に示す如く、ソース領域とゲート領域と
の間、及びドレイン領域とゲート領域との間に、高抵抗
領域７と、低濃度領域８（斜線部）とを形成する。
よりゲート電極の下に位置する以外のゲート絶縁膜をエ
ッチング除去し、前述のイオン注入における注入条件を
変えてイオン注入（加速電圧：６０〜１００keV、ドー
ズ量：１×１０13dose/cm2）によりリン（Ｐ）を打ち込
み、図３（ｄ）に示す如く、ソース領域とゲート領域と
の間、及びドレイン領域とゲート領域との間に、高抵抗
領域７と、低濃度領域８（斜線部）とを形成する。
【００４１】その後、Ｐoly-Ｓi膜中に存在するダング
リングボンドを水素で補償するため、水素放電で水素化
を行い、その後図４（ａ）に示す如く、ＣＶＤ法により
酸化シリコン膜または窒化シリコン膜を厚さ４０００Å
堆積して層間絶縁膜９を形成し、その層間絶縁膜９にフ
ォトリソグラフィー工程によりコンタクトホール１０を
形成する。
リングボンドを水素で補償するため、水素放電で水素化
を行い、その後図４（ａ）に示す如く、ＣＶＤ法により
酸化シリコン膜または窒化シリコン膜を厚さ４０００Å
堆積して層間絶縁膜９を形成し、その層間絶縁膜９にフ
ォトリソグラフィー工程によりコンタクトホール１０を
形成する。
【００４２】ここで、図４（ｂ）に示すようにＰoly-Ｓ
iＴＦＴを液晶表示素子として用いる場合には、前記コ
ンタクトホール１０を形成する工程前に、スパッタ法で
ＩＴＯ（Indium Tin Oxide）を成膜しフォトリソグラフ
ィー工程で成形して表示電極１１を形成すればよい。
iＴＦＴを液晶表示素子として用いる場合には、前記コ
ンタクトホール１０を形成する工程前に、スパッタ法で
ＩＴＯ（Indium Tin Oxide）を成膜しフォトリソグラフ
ィー工程で成形して表示電極１１を形成すればよい。
【００４３】そして配線材料としてアルミニウムをスパ
ッタ法により成膜しフォトリソグラフィー工程を経て成
形して、ソース電極１２とドレイン電極１３を形成して
薄膜トランジスタを完成する。
ッタ法により成膜しフォトリソグラフィー工程を経て成
形して、ソース電極１２とドレイン電極１３を形成して
薄膜トランジスタを完成する。
【００４４】以上述べた実施例は、ｎ型多結晶シリコン
を備えたＴＦＴの場合であるが、ｎ型多結晶シリコンを
備えたＴＦＴの場合にも前述の２度のイオン注入におい
て、リン（Ｐ）をボロン（Ｂ）に変えて実施すれば、上
述のｎ型多結晶シリコンを備えたＴＦＴと同様に作製で
きる。
を備えたＴＦＴの場合であるが、ｎ型多結晶シリコンを
備えたＴＦＴの場合にも前述の２度のイオン注入におい
て、リン（Ｐ）をボロン（Ｂ）に変えて実施すれば、上
述のｎ型多結晶シリコンを備えたＴＦＴと同様に作製で
きる。
【００４５】ここで、図５に上記の本発明の製造方法で
作製したＰoly-ＳiＴＦＴを液晶表示装置に応用した場
合の断面図を示す。
作製したＰoly-ＳiＴＦＴを液晶表示装置に応用した場
合の断面図を示す。
【００４６】同図に示す如く、本発明を応用したアクテ
ィブマトリクス液晶表示装置は、上述の本発明のＰoly-
ＳiＴＦＴ及び表示電極の上に配向膜１４を形成したＰo
ly-ＳiＴＦＴ基板と、ガラス等の非晶質絶縁性基板上に
対向基板用共通電極１６及び配向膜１４を備えた対向基
板１７との間に液晶層１５を挟む構成である。
ィブマトリクス液晶表示装置は、上述の本発明のＰoly-
ＳiＴＦＴ及び表示電極の上に配向膜１４を形成したＰo
ly-ＳiＴＦＴ基板と、ガラス等の非晶質絶縁性基板上に
対向基板用共通電極１６及び配向膜１４を備えた対向基
板１７との間に液晶層１５を挟む構成である。
【００４７】上述の実施例の如く、本発明のＰoly-Ｓi
ＴＦＴであれば、ソース領域とゲート領域との間、及び
ドレイン領域とゲート領域との間に、上層の高抵抗領域
とその下層の低濃度領域との二層を備えているので、Ｔ
ＦＴがオフ状態の場合では、高抵抗Ｐoly-ＳiＴＦＴで
ある従来構造ＴＦＴと同等のオフ電流が実現でき、また
オン状態では低濃度層一層から成る従来構造のＴＦＴと
同等のオン電流または移動度が実現できた。それによっ
て、本発明のＰoly-ＳiＴＦＴは、従来構造のＴＦＴに
比較して、ＴＦＴのオン／オフ比が１桁以上も大きく向
上することができた。
ＴＦＴであれば、ソース領域とゲート領域との間、及び
ドレイン領域とゲート領域との間に、上層の高抵抗領域
とその下層の低濃度領域との二層を備えているので、Ｔ
ＦＴがオフ状態の場合では、高抵抗Ｐoly-ＳiＴＦＴで
ある従来構造ＴＦＴと同等のオフ電流が実現でき、また
オン状態では低濃度層一層から成る従来構造のＴＦＴと
同等のオン電流または移動度が実現できた。それによっ
て、本発明のＰoly-ＳiＴＦＴは、従来構造のＴＦＴに
比較して、ＴＦＴのオン／オフ比が１桁以上も大きく向
上することができた。
【００４８】
【発明の効果】以上説明したように本発明によれば、ゲ
ート領域とソース領域との間、及びゲート電極とドレイ
ン領域との間に設けた高抵抗Ｐoly-Ｓi層と、ソース領
域及びドレイン領域よりも低濃度にドープしたシリコン
層との二層で形成することにより、オフ電流が低減され
て高耐圧になると同時にオン電流も増加して高相互コン
ダクタンスが実現できる。
ート領域とソース領域との間、及びゲート電極とドレイ
ン領域との間に設けた高抵抗Ｐoly-Ｓi層と、ソース領
域及びドレイン領域よりも低濃度にドープしたシリコン
層との二層で形成することにより、オフ電流が低減され
て高耐圧になると同時にオン電流も増加して高相互コン
ダクタンスが実現できる。
【図１】本発明のＰoly-ＳiＴＦＴの実施例を示す断面
図である。
図である。
【図２】本発明のＰoly-ＳiＴＦＴの実施例を示す平面
図である。
図である。
【図３】本発明のＰoly-ＳiＴＦＴの製造工程を示す断
面図である。
面図である。
【図４】本発明のＰoly-ＳiＴＦＴの製造工程を示す断
面図である。
面図である。
【図５】本発明のＰoly-ＳiＴＦＴを用いた液晶表示装
置の実施例を示す断面図である。
置の実施例を示す断面図である。
【図６】従来のＰoly-ＳiＴＦＴを示す断面図である。
【図７】従来のＰoly-ＳiＴＦＴを示す断面図である。
【図８】従来のＰoly-ＳiＴＦＴを示す断面図である。
１ 非晶質絶縁性基板 ２ 多結晶シリコン膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ 高抵抗領域 ８ 低濃度領域 ９ 層間絶縁膜 １０ コンタクトホール １１ 表示電極 １２ ソース電極 １３ ドレイン電極 １４ 配向膜 １５ 液晶層 １６ 対向基板用共通電極 １７ 対向基板
Claims (3)
- 【請求項１】 アキュムレーション型多結晶シリコン薄
膜トランジスタにおいて、ゲート領域とソース領域又は
ドレイン領域との間の領域が、前記ゲート領域と同一の
不純物濃度である上層と、前記ソース領域及びドレイン
領域より低い不純物濃度であり、かつ前記ゲート領域よ
り高い不純物濃度である下層との２層から成り、前記上
層側にゲート絶縁膜を介してゲート電極が形成されたこ
とを特徴とする多結晶シリコン薄膜トランジスタ。 - 【請求項２】 請求項１の多結晶シリコン薄膜トランジ
スタにおいて、前記上層が、多結晶シリコンの表面から
１００Åより厚い厚みを有することを特徴とする多結晶
シリコン薄膜トランジスタ。 - 【請求項３】 アキュムレーション型多結晶シリコン薄
膜トランジスタを備えた液晶表示装置において、前記多
結晶シリコン薄膜トランジスタは、ゲート領域とソース
領域又はドレイン領域との間の領域が、前記ゲート領域
と同一の不純物濃度である上層と、前記ソース領域及び
ドレイン領域より低い不純物濃度であり、かつ前記ゲー
ト領域より高い不純物濃度である下層との２層から成
り、前記上層が、多結晶シリコンの表面から１００Åよ
り厚い厚みを有し、前記上層側にゲート絶縁膜を介して
ゲート電極が形成されたことを特徴とする液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06566293A JP3197667B2 (ja) | 1993-03-24 | 1993-03-24 | アキュムレーション型多結晶シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06566293A JP3197667B2 (ja) | 1993-03-24 | 1993-03-24 | アキュムレーション型多結晶シリコン薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275830A JPH06275830A (ja) | 1994-09-30 |
| JP3197667B2 true JP3197667B2 (ja) | 2001-08-13 |
Family
ID=13293433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06566293A Expired - Fee Related JP3197667B2 (ja) | 1993-03-24 | 1993-03-24 | アキュムレーション型多結晶シリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3197667B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW548850B (en) | 2002-05-29 | 2003-08-21 | Toppoly Optoelectronics Corp | Low-temperature polysilicon TFT of LDD structure and process for producing same |
| WO2008128164A1 (en) * | 2007-04-12 | 2008-10-23 | The Penn State Research Foundation | Accumulation field effect microelectronic device and process for the formation thereof |
| US9209246B2 (en) | 2007-04-12 | 2015-12-08 | The Penn State University | Accumulation field effect microelectronic device and process for the formation thereof |
| CN104143533B (zh) * | 2014-08-07 | 2017-06-27 | 深圳市华星光电技术有限公司 | 高解析度amoled背板制造方法 |
-
1993
- 1993-03-24 JP JP06566293A patent/JP3197667B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06275830A (ja) | 1994-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |