JP2705550B2 - Ｃｍｏｓ薄膜トランジスタおよびその製造方法 - Google Patents
Ｃｍｏｓ薄膜トランジスタおよびその製造方法Info
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- JP2705550B2 JP2705550B2 JP5331175A JP33117593A JP2705550B2 JP 2705550 B2 JP2705550 B2 JP 2705550B2 JP 5331175 A JP5331175 A JP 5331175A JP 33117593 A JP33117593 A JP 33117593A JP 2705550 B2 JP2705550 B2 JP 2705550B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ薄膜トランジ
スタおよびその製造方法に関し、特に少ない工程数で作
製することができるＣＭＯＳ薄膜トランジスタおよびの
製造方法に関する。
スタおよびその製造方法に関し、特に少ない工程数で作
製することができるＣＭＯＳ薄膜トランジスタおよびの
製造方法に関する。
【０００２】
【従来の技術】高度情報化時代の進展に伴い、入出力デ
バイスの重要性が増しており、装置の低コスト化や信頼
性の向上が要求されている。このような背景のもとで、
液晶表示素子（ＬＣＤ）や密着型イメージセンサ（ＣＩ
Ｓ）等の入出力デバイスと同一基板上に周辺駆動回路を
一体形成する研究が活発に行われている。駆動回路一体
化により、周辺駆動回路とデバイスとの接続コストを削
減できると共に接続部での接触不良等による信頼性の低
下を抑制できるからである。この駆動回路を薄膜回路で
構成する方法としては消費電力や動作の安定性の点で優
れているＣＭＯＳ回路構成が有利と考えられる。一方、
デバイスのコストをさらに低減するために、工程数を削
減しスループットを上げることが要求されている。以上
の点から、少ない工程数でＣＭＯＳ回路構成を形成する
技術が重要となっていると言える。
バイスの重要性が増しており、装置の低コスト化や信頼
性の向上が要求されている。このような背景のもとで、
液晶表示素子（ＬＣＤ）や密着型イメージセンサ（ＣＩ
Ｓ）等の入出力デバイスと同一基板上に周辺駆動回路を
一体形成する研究が活発に行われている。駆動回路一体
化により、周辺駆動回路とデバイスとの接続コストを削
減できると共に接続部での接触不良等による信頼性の低
下を抑制できるからである。この駆動回路を薄膜回路で
構成する方法としては消費電力や動作の安定性の点で優
れているＣＭＯＳ回路構成が有利と考えられる。一方、
デバイスのコストをさらに低減するために、工程数を削
減しスループットを上げることが要求されている。以上
の点から、少ない工程数でＣＭＯＳ回路構成を形成する
技術が重要となっていると言える。
【０００３】従来のＣＭＯＳ薄膜トランジスタ及びその
作製プロセスについて図５を用いて説明する。まず、図
５（ａ）に示すようにガラス基板３０１上に、ＬＰＣＶ
Ｄ法によりアモルファスシリコン（ａ−Ｓｉ）膜を堆積
したのち、固相成長法やエキシマレーザアニール法等に
よりアニールを行い多結晶シリコン（ｐｏｌｙ−Ｓｉ）
膜を形成する。次に、島状構造にパターニングを行いｎ
−ｃｈ ＴＦＴ用活性層３０２とｐ−ｃｈ ＴＦＴ用活
性層３０３を形成する。次に、図５（ｂ）に示すよう
に、ＬＰＣＶＤ法によりＳｉＯ2 膜を堆積し、さらにＬ
ＰＣＶＤ法によりリンを高濃度に含有するｎ＋ｐｏｌｙ
−Ｓｉ膜を堆積した後、パターニングを行いゲート絶縁
膜３０４およびゲート電極３０５を形成する。次に図５
（ｃ）に示すように、レジストを塗布した後パターニン
グを行いｐ−ｃｈ ＴＦＴ用活性層３０３上に第１イオ
ン注入用マスク３０６を形成したのち、イオン注入法に
よりリンイオン３０７を注入しｎ−ｃｈ ＴＦＴ用活性
層の一部にリンを高濃度に含有するn+ソース・ドレイン
領域３０８を形成する。次に図６（ａ）に示すように、
第１イオン注入用マスク３０６を除去した後、レジスト
を塗布し、パターニングを行いｐ−ｃｈ ＴＦＴ活性層
上のゲート電極３０５上と、ｎ−ｃｈ ＴＦＴ用活性層
３０２及びｎ+ ソース・ドレイン領域３０８を覆うよう
に第２イオン注入用マスク３０９を形成する。次に、イ
オン注入法によりホウ素イオン３１０を注入しｐ−ｃｈ
ＴＦＴ用活性層３０３の一部にホウ素を高濃度に含有
するｐ+ソース・ドレイン領域３１１を形成する。次に
図６（ｂ）に示すように、第２イオン注入用マスク３０
９を除去した後、層間絶縁膜３１２を形成した後、コン
タクトホールを形成する。さらに、スパッタ法によりア
ルミニウム膜を堆積したのち、パターニングを行い、ソ
ース・ドレイン電極３１３を形成する。
作製プロセスについて図５を用いて説明する。まず、図
５（ａ）に示すようにガラス基板３０１上に、ＬＰＣＶ
Ｄ法によりアモルファスシリコン（ａ−Ｓｉ）膜を堆積
したのち、固相成長法やエキシマレーザアニール法等に
よりアニールを行い多結晶シリコン（ｐｏｌｙ−Ｓｉ）
膜を形成する。次に、島状構造にパターニングを行いｎ
−ｃｈ ＴＦＴ用活性層３０２とｐ−ｃｈ ＴＦＴ用活
性層３０３を形成する。次に、図５（ｂ）に示すよう
に、ＬＰＣＶＤ法によりＳｉＯ2 膜を堆積し、さらにＬ
ＰＣＶＤ法によりリンを高濃度に含有するｎ＋ｐｏｌｙ
−Ｓｉ膜を堆積した後、パターニングを行いゲート絶縁
膜３０４およびゲート電極３０５を形成する。次に図５
（ｃ）に示すように、レジストを塗布した後パターニン
グを行いｐ−ｃｈ ＴＦＴ用活性層３０３上に第１イオ
ン注入用マスク３０６を形成したのち、イオン注入法に
よりリンイオン３０７を注入しｎ−ｃｈ ＴＦＴ用活性
層の一部にリンを高濃度に含有するn+ソース・ドレイン
領域３０８を形成する。次に図６（ａ）に示すように、
第１イオン注入用マスク３０６を除去した後、レジスト
を塗布し、パターニングを行いｐ−ｃｈ ＴＦＴ活性層
上のゲート電極３０５上と、ｎ−ｃｈ ＴＦＴ用活性層
３０２及びｎ+ ソース・ドレイン領域３０８を覆うよう
に第２イオン注入用マスク３０９を形成する。次に、イ
オン注入法によりホウ素イオン３１０を注入しｐ−ｃｈ
ＴＦＴ用活性層３０３の一部にホウ素を高濃度に含有
するｐ+ソース・ドレイン領域３１１を形成する。次に
図６（ｂ）に示すように、第２イオン注入用マスク３０
９を除去した後、層間絶縁膜３１２を形成した後、コン
タクトホールを形成する。さらに、スパッタ法によりア
ルミニウム膜を堆積したのち、パターニングを行い、ソ
ース・ドレイン電極３１３を形成する。
【０００４】
【発明が解決しようとする課題】一般的に、ｎ−ｃｈ
ＴＦＴはｐ−ｃｈ ＴＦＴに比べて耐圧が低い。このた
め、ＣＭＯＳ薄膜回路の耐圧はｎ−ｃｈ ＴＦＴの耐圧
で制限されることになるため、ｎ−ｃｈ ＴＦＴの高耐
圧化が重要となっている。また、デバイスの高性能化の
ためには、リーク電流を低く抑えることも要求されてい
る。ｐｏｌｙ−Ｓｉ ＴＦＴは、ミッドギャップ付近の
準位を介した電界エミッション電流によりバルクシリコ
ンに形成したＭＯＳＦＥＴに比べて大きなリーク電流が
流れる。（文献アイイーイーイー トランザクション
オン エレクトロン デバイスイズ（ＩＥＥＥ Ｔｒａ
ｎｓ．ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ），Ｖ
ｏｌ．ＥＤ−３２ Ｎｏ．９ ｐｐ．１８７８）この耐
圧の向上及びリーク電流の低減のためには、ドレイン端
での電界を緩和することが効果的であり、これまでにＬ
ＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
（文献電子通信学会総合全国大会，２−２０，ｐｐ．２
７１ １９７８）やオフセット構造（文献アイイーイー
イー エレクトロン デバイス レターズ（ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）Ｖ
ｏｌ．ＥＤＬ−８，Ｎｏ．９，ｐｐ．４３４，１９８
７）が提案され実用化されているが、工程の増加は避け
られない。比較的簡便な方法で高耐圧化およびリーク電
流の低減を行う手段としては、ＴＦＴを順スタガ構造で
形成することが考えられる。順スタガ構造ではチャネル
表面とソース・ドレイン領域表面が活性層の膜厚だけ分
離された構造となっているため、微少なオフセット構造
が形成されるため、耐圧の向上及びリーク電流の低減が
達成できる。しかし、順スタガ構造では、ゲートとソー
ス・ドレイン領域をオーバラップさせるために寄生容量
がプレーナ型ＴＦＴに比べて大きくなり、動作速度がプ
レーナ型ＴＦＴに比べて低下するという問題が生じる。
ＴＦＴはｐ−ｃｈ ＴＦＴに比べて耐圧が低い。このた
め、ＣＭＯＳ薄膜回路の耐圧はｎ−ｃｈ ＴＦＴの耐圧
で制限されることになるため、ｎ−ｃｈ ＴＦＴの高耐
圧化が重要となっている。また、デバイスの高性能化の
ためには、リーク電流を低く抑えることも要求されてい
る。ｐｏｌｙ−Ｓｉ ＴＦＴは、ミッドギャップ付近の
準位を介した電界エミッション電流によりバルクシリコ
ンに形成したＭＯＳＦＥＴに比べて大きなリーク電流が
流れる。（文献アイイーイーイー トランザクション
オン エレクトロン デバイスイズ（ＩＥＥＥ Ｔｒａ
ｎｓ．ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ），Ｖ
ｏｌ．ＥＤ−３２ Ｎｏ．９ ｐｐ．１８７８）この耐
圧の向上及びリーク電流の低減のためには、ドレイン端
での電界を緩和することが効果的であり、これまでにＬ
ＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
（文献電子通信学会総合全国大会，２−２０，ｐｐ．２
７１ １９７８）やオフセット構造（文献アイイーイー
イー エレクトロン デバイス レターズ（ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）Ｖ
ｏｌ．ＥＤＬ−８，Ｎｏ．９，ｐｐ．４３４，１９８
７）が提案され実用化されているが、工程の増加は避け
られない。比較的簡便な方法で高耐圧化およびリーク電
流の低減を行う手段としては、ＴＦＴを順スタガ構造で
形成することが考えられる。順スタガ構造ではチャネル
表面とソース・ドレイン領域表面が活性層の膜厚だけ分
離された構造となっているため、微少なオフセット構造
が形成されるため、耐圧の向上及びリーク電流の低減が
達成できる。しかし、順スタガ構造では、ゲートとソー
ス・ドレイン領域をオーバラップさせるために寄生容量
がプレーナ型ＴＦＴに比べて大きくなり、動作速度がプ
レーナ型ＴＦＴに比べて低下するという問題が生じる。
【０００５】また、従来の薄膜トランジスタのイオン注
入によって形成されるソース・ドレイン領域の注入直後
の不純物濃度は、深さ方向には不均一となる。注入後に
不純物の活性化を１０００℃程度の高温で行う場合には
拡散によって深さ方向の濃度の均一性は改善されるが、
６００℃以下の低温プロセスでは拡散係数が非常に小さ
く、深さ方向の濃度は均一化されにくい。この不純物濃
度の深さ方向の不均一性は、コンタクト不良やリーク電
流の増大等を引き起こし易いという問題があった。特に
リンを注入した場合の濃度プロファイルは、ホウ素に比
べて急峻となり、深さ方向に不均一性が生じ易く、ｎ−
ｃｈ ＴＦＴの特性の向上が困難であるという問題があ
った。
入によって形成されるソース・ドレイン領域の注入直後
の不純物濃度は、深さ方向には不均一となる。注入後に
不純物の活性化を１０００℃程度の高温で行う場合には
拡散によって深さ方向の濃度の均一性は改善されるが、
６００℃以下の低温プロセスでは拡散係数が非常に小さ
く、深さ方向の濃度は均一化されにくい。この不純物濃
度の深さ方向の不均一性は、コンタクト不良やリーク電
流の増大等を引き起こし易いという問題があった。特に
リンを注入した場合の濃度プロファイルは、ホウ素に比
べて急峻となり、深さ方向に不均一性が生じ易く、ｎ−
ｃｈ ＴＦＴの特性の向上が困難であるという問題があ
った。
【０００６】また従来のＣＭＯＳ薄膜回路の製造方法で
はｎ+ 層、ｐ+ 層を形成するために２回のイオン注入を
行う必要があった。このため、工程数を低減することが
難しく、デバイスのコスト低減が困難であるという問題
が生じていた。
はｎ+ 層、ｐ+ 層を形成するために２回のイオン注入を
行う必要があった。このため、工程数を低減することが
難しく、デバイスのコスト低減が困難であるという問題
が生じていた。
【０００７】本発明の目的は、少ない工程数で作製する
ことができ、高耐圧かつ高速動作が可能なＣＭＯＳ薄膜
トランジスタとその製造方法を提供することにある。
ことができ、高耐圧かつ高速動作が可能なＣＭＯＳ薄膜
トランジスタとその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ため、本発明は、絶縁性基板上に形成された、ｎ型不純
物を高濃度に含有するｎ型半導体からなるｎ型ソース・
ドレイン領域と、 前記ｎ型ソース・ドレイン領域と接
するように形成された半導体からなるｎチャネル薄膜ト
ランジスタ用活性層と、前記ｎチャネル薄膜トランジス
タ用活性層を覆うように形成されたｎチャネル薄膜トラ
ンジスタ用ゲート絶縁膜と、前記ｎチャネル薄膜トラン
ジスタ用ゲート絶縁膜の一部を覆うように形成されたｎ
チャネル薄膜トランジスタ用ゲート電極と、前記ｎチャ
ネル薄膜トランジスタ用ゲート電極及び前記ｎチャネル
薄膜トランジスタ用ゲート絶縁膜を覆うように形成され
たｎチャネル薄膜トランジスタ用層間絶縁膜と、前記ｎ
型ソース・ドレイン領域と電気的に接続されたｎチャネ
ル薄膜トランジスタ用ソース・ドレイン電極からなるｎ
チャネル薄膜トランジスタと、前記絶縁性基板上に形成
された、 ｐ型不純物を高濃度に含有するｐ型半導体か
らなるｐ型ソース・ドレイン領域と、前記ｐ型ソース・
ドレイン領域一部に有するように形成された半導体から
なるｐチャネル薄膜トランジスタ用活性層と、前記ｐチ
ャネル薄膜トランジスタ用活性層を覆うように形成され
たｐチャネル薄膜トランジスタ用ゲート絶縁膜と、前記
ｐチャネル薄膜トランジスタ用ゲート絶縁膜の一部を覆
うように形成されたｐチャネル薄膜トランジスタ用ゲー
ト電極と、前記ｐチャネル薄膜トランジスタ用ゲート電
極及び前記ｐチャネル薄膜トランジスタ用ゲート絶縁膜
を覆うように形成されたｐチャネル薄膜トランジスタ用
層間絶縁膜と、前記ｐ型ソース・ドレイン領域と電気的
に接続されたｐチャネル薄膜トランジスタ用ソース・ド
レイン電極からなるｐチャネル薄膜トランジスタとを有
するＣＭＯＳ薄膜トランジスタにおいて、前記ｎチャネ
ル薄膜トランジスタがｎ型ソース・ドレイン領域として
前記ｎチャネル薄膜トランジスタ用活性層下部に島状の
ｎ型半導体層を有するスタガ構造薄膜トランジスタから
なり、前記ｐチャネル薄膜トランジスタが前記ｐチャネ
ル薄膜トランジスタ用活性層と同一層内に形成された前
記ｐ型ソース・ドレイン領域を有するプレーナ構造薄膜
トランジスタからなることを特徴とするＣＭＯＳ薄膜ト
ランジスタを提供する。
ため、本発明は、絶縁性基板上に形成された、ｎ型不純
物を高濃度に含有するｎ型半導体からなるｎ型ソース・
ドレイン領域と、 前記ｎ型ソース・ドレイン領域と接
するように形成された半導体からなるｎチャネル薄膜ト
ランジスタ用活性層と、前記ｎチャネル薄膜トランジス
タ用活性層を覆うように形成されたｎチャネル薄膜トラ
ンジスタ用ゲート絶縁膜と、前記ｎチャネル薄膜トラン
ジスタ用ゲート絶縁膜の一部を覆うように形成されたｎ
チャネル薄膜トランジスタ用ゲート電極と、前記ｎチャ
ネル薄膜トランジスタ用ゲート電極及び前記ｎチャネル
薄膜トランジスタ用ゲート絶縁膜を覆うように形成され
たｎチャネル薄膜トランジスタ用層間絶縁膜と、前記ｎ
型ソース・ドレイン領域と電気的に接続されたｎチャネ
ル薄膜トランジスタ用ソース・ドレイン電極からなるｎ
チャネル薄膜トランジスタと、前記絶縁性基板上に形成
された、 ｐ型不純物を高濃度に含有するｐ型半導体か
らなるｐ型ソース・ドレイン領域と、前記ｐ型ソース・
ドレイン領域一部に有するように形成された半導体から
なるｐチャネル薄膜トランジスタ用活性層と、前記ｐチ
ャネル薄膜トランジスタ用活性層を覆うように形成され
たｐチャネル薄膜トランジスタ用ゲート絶縁膜と、前記
ｐチャネル薄膜トランジスタ用ゲート絶縁膜の一部を覆
うように形成されたｐチャネル薄膜トランジスタ用ゲー
ト電極と、前記ｐチャネル薄膜トランジスタ用ゲート電
極及び前記ｐチャネル薄膜トランジスタ用ゲート絶縁膜
を覆うように形成されたｐチャネル薄膜トランジスタ用
層間絶縁膜と、前記ｐ型ソース・ドレイン領域と電気的
に接続されたｐチャネル薄膜トランジスタ用ソース・ド
レイン電極からなるｐチャネル薄膜トランジスタとを有
するＣＭＯＳ薄膜トランジスタにおいて、前記ｎチャネ
ル薄膜トランジスタがｎ型ソース・ドレイン領域として
前記ｎチャネル薄膜トランジスタ用活性層下部に島状の
ｎ型半導体層を有するスタガ構造薄膜トランジスタから
なり、前記ｐチャネル薄膜トランジスタが前記ｐチャネ
ル薄膜トランジスタ用活性層と同一層内に形成された前
記ｐ型ソース・ドレイン領域を有するプレーナ構造薄膜
トランジスタからなることを特徴とするＣＭＯＳ薄膜ト
ランジスタを提供する。
【０００９】また、絶縁性基板上にｎ型不純物を高濃度
に含有するｎ型半導体からなるｎ型ソース・ドレイン領
域を形成する工程と、前記ｎ型ソース・ドレイン領域お
よび前記絶縁性基板上に半導体層を形成する工程と、前
記半導体層をパターニングして、前記ｎ型ソース・ドレ
イン領域を覆い、かつ島状構造を有するｎチャネル薄膜
トランジスタ用活性層と、前記ｎ型ソース・ドレイン領
域が形成されていない前記絶縁性基板上に島状構造を有
するｐチャネル薄膜トランジスタ用活性層とを形成する
工程と、前記ｎチャネル薄膜トランジスタ用活性層およ
び前記ｐチャネル薄膜トランジスタ用活性層を覆うよう
にｎチャネル薄膜トランジスタ用ゲート絶縁膜およびｐ
チャネル薄膜トランジスタ用ゲート絶縁膜を形成する工
程と、前記ｎチャネル薄膜トランジスタ用ゲート絶縁膜
および前記ｐチャネル薄膜トランジスタ用ゲート絶縁膜
の一部を覆うようにｎチャネル薄膜トランジスタ用ゲー
ト電極およびｐチャネル薄膜トランジスタ用ゲート電極
を形成する工程と、前記ｐチャネル薄膜トランジスタ用
活性層の一部に自己整合的にｐ型不純物を高濃度に含有
するｐ型ソース・ドレイン領域を形成する工程と、前記
ｎチャネル薄膜トランジスタ用ゲート電極および前記ｐ
チャネル薄膜トランジスタ用ゲート電極及び前記ｎチャ
ネル薄膜トランジスタ用ゲート絶縁膜および前記ｐチャ
ネル薄膜トランジスタ用ゲート絶縁膜を覆うように、
ｎチャネル薄膜トランジスタ用層間絶縁膜および前記ｐ
チャネル薄膜トランジスタ用層間絶縁膜を形成する工程
と、前記ｎ型ソース・ドレイン領域及びｐ型ソース・ド
レイン領域と電気的に接続されたソース・ドレイン電極
を形成する工程とからなるＣＭＯＳ薄膜トランジスタの
製造方法を提供する。
に含有するｎ型半導体からなるｎ型ソース・ドレイン領
域を形成する工程と、前記ｎ型ソース・ドレイン領域お
よび前記絶縁性基板上に半導体層を形成する工程と、前
記半導体層をパターニングして、前記ｎ型ソース・ドレ
イン領域を覆い、かつ島状構造を有するｎチャネル薄膜
トランジスタ用活性層と、前記ｎ型ソース・ドレイン領
域が形成されていない前記絶縁性基板上に島状構造を有
するｐチャネル薄膜トランジスタ用活性層とを形成する
工程と、前記ｎチャネル薄膜トランジスタ用活性層およ
び前記ｐチャネル薄膜トランジスタ用活性層を覆うよう
にｎチャネル薄膜トランジスタ用ゲート絶縁膜およびｐ
チャネル薄膜トランジスタ用ゲート絶縁膜を形成する工
程と、前記ｎチャネル薄膜トランジスタ用ゲート絶縁膜
および前記ｐチャネル薄膜トランジスタ用ゲート絶縁膜
の一部を覆うようにｎチャネル薄膜トランジスタ用ゲー
ト電極およびｐチャネル薄膜トランジスタ用ゲート電極
を形成する工程と、前記ｐチャネル薄膜トランジスタ用
活性層の一部に自己整合的にｐ型不純物を高濃度に含有
するｐ型ソース・ドレイン領域を形成する工程と、前記
ｎチャネル薄膜トランジスタ用ゲート電極および前記ｐ
チャネル薄膜トランジスタ用ゲート電極及び前記ｎチャ
ネル薄膜トランジスタ用ゲート絶縁膜および前記ｐチャ
ネル薄膜トランジスタ用ゲート絶縁膜を覆うように、
ｎチャネル薄膜トランジスタ用層間絶縁膜および前記ｐ
チャネル薄膜トランジスタ用層間絶縁膜を形成する工程
と、前記ｎ型ソース・ドレイン領域及びｐ型ソース・ド
レイン領域と電気的に接続されたソース・ドレイン電極
を形成する工程とからなるＣＭＯＳ薄膜トランジスタの
製造方法を提供する。
【００１０】
【実施例】次に本発明の第１の実施例について図面を参
照して説明する。まず図１（ａ）に示すように、ガラス
基板１０１上にＬＰＣＶＤ法により、シランとフォスフ
ィンを用いて６００℃で、リンを１０２１ｃｍ−３以上
含有するｎ+ ｐｏｌｙ−Ｓｉ薄膜を１０００オングス
トローム堆積した後、パターニングを行いｎ+ ソース・
ドレイン領域１０２を形成する。次に図１（ｂ）に示す
ようにＬＰＣＶＤ法によりジシランを用いて、５００℃
でａ−Ｓｉ膜を１０００オングストローム堆積した後、
エキシマレーザビーム１０３を照射して結晶化を行い多
結晶シリコン膜１０４を形成する。次に、図１（ｃ）に
示すように、多結晶シリコン膜１０４をパターニング
し、ｎ+ ソース・ドレイン領域１０２を覆うような島状
構造のｎ−ｃｈ ＴＦＴ用活性層１０５と、ｎ+ ソース
・ドレイン領域１０２と重ならないような島状構造のｐ
−ｃｈ ＴＦＴ用活性層１０６を形成する。次に図２
（ａ）に示すように、活性層１０５およびガラス基板１
０１上に、ＬＰＣＶＤ法によりシランと酸素を用いて４
００℃でＳｉＯ2 膜を２０００オングストローム堆積
し、さらにＬＰＣＶＤ法によりシランとフォスフィンを
用いて６００℃でリンを１０２１ｃｍ- 3 以上含有する
ｎ+ 膜を１０００オングストローム堆積した後、パター
ニングを行い、ゲート絶縁膜１０７及びゲート電極１０
８を形成する。次に図２（ｂ）に示すように、レジスト
を塗布した後パターニングを行い、ｐ−ｃｈ ＴＦＴ用
活性層上のゲート電極１０８上と、ｎ−ｃｈ ＴＦＴ用
活性層１０５を覆うようにイオン注入用マスク１０９を
形成した後、イオン注入法によりホウ素イオン１１０を
加速電圧、１５ｋｅＶドーズ量５×１０1 5 ｍｃ- 2 で
注入し、ｐ−ｃｈ ＴＦＴ用活性層１０６のうちゲート
電極１０８が形成されていない領域にホウ素を１０２１
ｃｍ- 3 以上含有するｐ+ ソース・ドレイン領域１１１
を形成する。さらに、窒素雰囲気中で６００℃２４時間
アニールを行い、ソース・ドレイン領域の不純物の活性
化を行う。次に図２（ｃ）に示すように、イオン注入用
マスク１０９を除去した後、プラズマＣＶＤ法によりＳ
ｉＮX 膜を堆積して層間絶縁膜１１２を形成する。さら
に、パターニングを行い層間絶縁膜１１２およびｎ−ｃ
ｈ ＴＦＴ用活性層１０５にコンタクトホールを形成し
た後、スパッタ法によりアルミニウムを３０００オング
ストローム堆積し、パターニングを行いソース・ドレイ
ン領域電極及１１３を形成する。
照して説明する。まず図１（ａ）に示すように、ガラス
基板１０１上にＬＰＣＶＤ法により、シランとフォスフ
ィンを用いて６００℃で、リンを１０２１ｃｍ−３以上
含有するｎ+ ｐｏｌｙ−Ｓｉ薄膜を１０００オングス
トローム堆積した後、パターニングを行いｎ+ ソース・
ドレイン領域１０２を形成する。次に図１（ｂ）に示す
ようにＬＰＣＶＤ法によりジシランを用いて、５００℃
でａ−Ｓｉ膜を１０００オングストローム堆積した後、
エキシマレーザビーム１０３を照射して結晶化を行い多
結晶シリコン膜１０４を形成する。次に、図１（ｃ）に
示すように、多結晶シリコン膜１０４をパターニング
し、ｎ+ ソース・ドレイン領域１０２を覆うような島状
構造のｎ−ｃｈ ＴＦＴ用活性層１０５と、ｎ+ ソース
・ドレイン領域１０２と重ならないような島状構造のｐ
−ｃｈ ＴＦＴ用活性層１０６を形成する。次に図２
（ａ）に示すように、活性層１０５およびガラス基板１
０１上に、ＬＰＣＶＤ法によりシランと酸素を用いて４
００℃でＳｉＯ2 膜を２０００オングストローム堆積
し、さらにＬＰＣＶＤ法によりシランとフォスフィンを
用いて６００℃でリンを１０２１ｃｍ- 3 以上含有する
ｎ+ 膜を１０００オングストローム堆積した後、パター
ニングを行い、ゲート絶縁膜１０７及びゲート電極１０
８を形成する。次に図２（ｂ）に示すように、レジスト
を塗布した後パターニングを行い、ｐ−ｃｈ ＴＦＴ用
活性層上のゲート電極１０８上と、ｎ−ｃｈ ＴＦＴ用
活性層１０５を覆うようにイオン注入用マスク１０９を
形成した後、イオン注入法によりホウ素イオン１１０を
加速電圧、１５ｋｅＶドーズ量５×１０1 5 ｍｃ- 2 で
注入し、ｐ−ｃｈ ＴＦＴ用活性層１０６のうちゲート
電極１０８が形成されていない領域にホウ素を１０２１
ｃｍ- 3 以上含有するｐ+ ソース・ドレイン領域１１１
を形成する。さらに、窒素雰囲気中で６００℃２４時間
アニールを行い、ソース・ドレイン領域の不純物の活性
化を行う。次に図２（ｃ）に示すように、イオン注入用
マスク１０９を除去した後、プラズマＣＶＤ法によりＳ
ｉＮX 膜を堆積して層間絶縁膜１１２を形成する。さら
に、パターニングを行い層間絶縁膜１１２およびｎ−ｃ
ｈ ＴＦＴ用活性層１０５にコンタクトホールを形成し
た後、スパッタ法によりアルミニウムを３０００オング
ストローム堆積し、パターニングを行いソース・ドレイ
ン領域電極及１１３を形成する。
【００１１】次に、第２の実施例について図面を参照し
て説明する。まず、図３（ａ）に示す様に、ガラス基板
２０１上にスパッタ法によりタングステンシリサイド膜
を１０００オングストローム堆積した後、パターニング
を行いパッド２０２を形成する。次に、図３（ｂ）に示
すように、パッド２０２を覆うように、ＬＰＣＶＤ法に
よりシランとフォスフィンを用いて６００℃でリンを１
０２１ｃｍ- 3 以上程度含有するｎ+ ｐｏｌｙ−Ｓｉ
薄膜を１０００オングストローム堆積した後、パターニ
ングを行いｎ+ ソース・ドレイン領域２０３を形成す
る。次に図３（ｃ）に示すようにＬＰＣＶＤ法によりジ
シランを用いて５００℃でａ−Ｓｉ膜を１０００オング
ストローム堆積した後、エキシマレーザビーム２０４を
照射して結晶化を行い、ｐｏｌｙ−Ｓｉ膜２０５を形成
する。次に図４（ａ）に示すように、ｐｏｌｙ−Ｓｉ膜
２０５を島状構造にパターニングしてｎ+ ソース・ドレ
イン領域２０３を覆うように活性層２０６を形成する。
さらに、活性層２０５及びガラス基板２０１上に、ＬＰ
ＣＶＤ法によりシランと酸素を用いて４００℃でＳｉＯ
2 膜を２０００オングストローム堆積し、さらに、ＬＰ
ＣＶＤ法によりシランとフォスフィンを用いて６００℃
でリンを１０２１ｃｍ- 3 以上含有するｎ+ ｐｏｌｙ−
Ｓｉ膜を２０００オングストローム堆積した後、パター
ニングを行い、ゲート絶縁膜２０７及びゲート電極２０
８を形成する。次に図４（ｂ）に示すように、レジスト
を塗布した後パターニングを行い、ゲート電極２０８上
と、パッド２０２上の一部を除いてｎ+ ソース・ドレイ
ン領域２０３を覆うようにイオン注入用マスク２０９を
形成した後、イオン注入法によりホウ素イオン２１０を
加速電圧１５ｋｅＶ、ドーズ量５×１０1 5 ｃｍ- 2 で
注入し、活性層２０６のうちゲート電極２０８及びイオ
ン注入用マスク２０９が形成されていない領域にホウ素
を０２１ｃｍ- 3 以上含有するｐ+ ソース・ドレイン領
域２１１を形成する。次に図４（ｃ）に示すように、イ
オン注入用マスク２０９を除去した後、プラズマＣＶＤ
法によりＳｉＮx 膜を２０００オングストローム堆積し
て層間絶縁膜２１２を形成し、パターニングを行い層間
絶縁膜２１２及び活性層２０６にコンタクトホールを形
成する。次に、スパッタ法によりアルミニウムを３００
０オングストローム堆積し、パターニングを行いソース
・ドレイン電極２１３を形成する。
て説明する。まず、図３（ａ）に示す様に、ガラス基板
２０１上にスパッタ法によりタングステンシリサイド膜
を１０００オングストローム堆積した後、パターニング
を行いパッド２０２を形成する。次に、図３（ｂ）に示
すように、パッド２０２を覆うように、ＬＰＣＶＤ法に
よりシランとフォスフィンを用いて６００℃でリンを１
０２１ｃｍ- 3 以上程度含有するｎ+ ｐｏｌｙ−Ｓｉ
薄膜を１０００オングストローム堆積した後、パターニ
ングを行いｎ+ ソース・ドレイン領域２０３を形成す
る。次に図３（ｃ）に示すようにＬＰＣＶＤ法によりジ
シランを用いて５００℃でａ−Ｓｉ膜を１０００オング
ストローム堆積した後、エキシマレーザビーム２０４を
照射して結晶化を行い、ｐｏｌｙ−Ｓｉ膜２０５を形成
する。次に図４（ａ）に示すように、ｐｏｌｙ−Ｓｉ膜
２０５を島状構造にパターニングしてｎ+ ソース・ドレ
イン領域２０３を覆うように活性層２０６を形成する。
さらに、活性層２０５及びガラス基板２０１上に、ＬＰ
ＣＶＤ法によりシランと酸素を用いて４００℃でＳｉＯ
2 膜を２０００オングストローム堆積し、さらに、ＬＰ
ＣＶＤ法によりシランとフォスフィンを用いて６００℃
でリンを１０２１ｃｍ- 3 以上含有するｎ+ ｐｏｌｙ−
Ｓｉ膜を２０００オングストローム堆積した後、パター
ニングを行い、ゲート絶縁膜２０７及びゲート電極２０
８を形成する。次に図４（ｂ）に示すように、レジスト
を塗布した後パターニングを行い、ゲート電極２０８上
と、パッド２０２上の一部を除いてｎ+ ソース・ドレイ
ン領域２０３を覆うようにイオン注入用マスク２０９を
形成した後、イオン注入法によりホウ素イオン２１０を
加速電圧１５ｋｅＶ、ドーズ量５×１０1 5 ｃｍ- 2 で
注入し、活性層２０６のうちゲート電極２０８及びイオ
ン注入用マスク２０９が形成されていない領域にホウ素
を０２１ｃｍ- 3 以上含有するｐ+ ソース・ドレイン領
域２１１を形成する。次に図４（ｃ）に示すように、イ
オン注入用マスク２０９を除去した後、プラズマＣＶＤ
法によりＳｉＮx 膜を２０００オングストローム堆積し
て層間絶縁膜２１２を形成し、パターニングを行い層間
絶縁膜２１２及び活性層２０６にコンタクトホールを形
成する。次に、スパッタ法によりアルミニウムを３００
０オングストローム堆積し、パターニングを行いソース
・ドレイン電極２１３を形成する。
【００１２】以上のようにイオン注入を１回のみとして
も、ＣＭＯＳ薄膜回路を作製することができる。 本実
施例では、ｎ−ｃｈ ＴＦＴを順スタガ構造とし、ｐ−
ｃｈＴＦＴをプレーナ構造とする作製プロセスについて
述べたが、ｎ−ｃｈ ＴＦＴをプレーナ構造とし、ｐ−
ｃｈ ＴＦＴを順スタガ構造として作製することも可能
である。
も、ＣＭＯＳ薄膜回路を作製することができる。 本実
施例では、ｎ−ｃｈ ＴＦＴを順スタガ構造とし、ｐ−
ｃｈＴＦＴをプレーナ構造とする作製プロセスについて
述べたが、ｎ−ｃｈ ＴＦＴをプレーナ構造とし、ｐ−
ｃｈ ＴＦＴを順スタガ構造として作製することも可能
である。
【００１３】また、第２の実施例では、ｐ+ ソース・ド
レイン領域下部にエッチングレートが遅いタングステン
シリサイドからなるパッドを形成することにより、ソー
ス・ドレイン領域のコンタクトホール形成時のエッチン
グをパッドで止めることができる。このため、ｎ+ ある
いはｐ+ ソース・ドレイン領域とソース・ドレイン電極
間のコンタクト特性を向上させることができる。
レイン領域下部にエッチングレートが遅いタングステン
シリサイドからなるパッドを形成することにより、ソー
ス・ドレイン領域のコンタクトホール形成時のエッチン
グをパッドで止めることができる。このため、ｎ+ ある
いはｐ+ ソース・ドレイン領域とソース・ドレイン電極
間のコンタクト特性を向上させることができる。
【００１４】
【発明の効果】以上説明したように、本発明による薄膜
トランジスタは、ｎ−ｃｈ ＴＦＴを高耐圧化が可能な
スタガ構造とし、ｐ−ｃｈ ＴＦＴを高速化が可能なプ
レーナ構造としているため、ＣＭＯＳ薄膜回路の高耐圧
化と高速動作を同時に実現できるという効果を有する。
トランジスタは、ｎ−ｃｈ ＴＦＴを高耐圧化が可能な
スタガ構造とし、ｐ−ｃｈ ＴＦＴを高速化が可能なプ
レーナ構造としているため、ＣＭＯＳ薄膜回路の高耐圧
化と高速動作を同時に実現できるという効果を有する。
【００１５】さらに、ｎ−ｃｈ ＴＦＴをスタガ構造と
することによりリーク電流を低減できるため、消費電力
を低減できるという効果を有する。
することによりリーク電流を低減できるため、消費電力
を低減できるという効果を有する。
【００１６】また、本発明の薄膜トランジスタの製造方
法は、ｎ−ｃｈ ＴＦＴのソース・ドレイン領域の不純
物導入をＬＰＣＶＤ法によるｉｎ−ｓｉｔｕドーピング
により行う工程を有するため、不純物プロファイルが均
一になり、コンタクト特性が向上するために歩留まりが
向上すると共にリーク電流が減少し、さらに基板面内で
のＴＦＴ特性の均一性が向上するという効果を有する。
さらに、１回のイオン注入プロセスでｎ−ｃｈ ＴＦＴ
およびｐ−ｃｈ ＴＦＴの両タイプのＴＦＴを作製する
ことができるため、ＣＭＯＳ薄膜回路の工程数を削減す
ることができ、ＣＭＯＳ駆動回路を一体化した入出力デ
バイスのコストを低減することができるという特徴を有
する。
法は、ｎ−ｃｈ ＴＦＴのソース・ドレイン領域の不純
物導入をＬＰＣＶＤ法によるｉｎ−ｓｉｔｕドーピング
により行う工程を有するため、不純物プロファイルが均
一になり、コンタクト特性が向上するために歩留まりが
向上すると共にリーク電流が減少し、さらに基板面内で
のＴＦＴ特性の均一性が向上するという効果を有する。
さらに、１回のイオン注入プロセスでｎ−ｃｈ ＴＦＴ
およびｐ−ｃｈ ＴＦＴの両タイプのＴＦＴを作製する
ことができるため、ＣＭＯＳ薄膜回路の工程数を削減す
ることができ、ＣＭＯＳ駆動回路を一体化した入出力デ
バイスのコストを低減することができるという特徴を有
する。
【図１】本発明の第１の実施例の構造及び工程図。
【図２】本発明の第１の実施例の構造及び工程図。
【図３】本発明の第２の実施例の構造及び工程図。
【図４】本発明の第２の実施例の構造及び工程図。
【図５】従来技術の実施例の工程図。
【図６】従来技術の実施例の工程図。
１０１ ガラス基板 １０２ n+ソース・ドレイン領域 １０３ エキシマレーザビーム １０４ 多結晶シリコン膜 １０５ ｎ−ｃｈ ＴＦＴ用活性層 １０６ ｐ−ｃｈ ＴＦＴ用活性層 １０７ ゲート絶縁膜 １０８ ゲート電極 １０９ イオン注入用マスク １１０ ホウ素イオン １１１ ｐ+ ソース・ドレイン領域 １１２ 層間絶縁膜 １１３ ソース・ドレイン電極 ２０１ ガラス基板 ２０２ パッド ２０３ ｎ+ ソース・ドレイン領域 ２０４ エキシマレーザビーム ２０５ ｐｏｌｙ−Ｓｉ膜 ２０６ 活性層 ２０７ ゲート絶縁膜 ２０８ ゲート電極 ２０９ イオン注入用マスク ２１０ ホウ素イオン ２１１ ｐ+ ソース・ドレイン領域 ２１２ 層間絶縁膜 ２１３ ソース・ドレイン電極 ３０１ ガラス基板 ３０２ ｎ−ｃｈ ＴＦＴ用活性層 ３０３ ｐ−ｃｈ ＴＦＴ用活性層 ３０４ ゲート絶縁膜 ３０５ ゲート電極 ３０６ 第１イオン注入用マスク ３０７ リンイオン ３０８ ｎ+ ソース・ドレイン領域 ３０９ 第２イオン注入用マスク ３１０ ホウ素イオン ３１１ ｐ+ ソース・ドレイン領域 ３１２ 層間絶縁膜 ３１３ ソース・ドレイン電極
Claims (2)
- 【請求項１】 絶縁性基板上に形成された、ｎ型不純物
を高濃度に含有するｎ型半導体からなるｎ型ソース・ド
レイン領域と、 前記ｎ型ソース・ドレイン領域と接す
るように形成された半導体からなるｎチャネル薄膜トラ
ンジスタ用活性層と、前記ｎチャネル薄膜トランジスタ
用活性層を覆うように形成されたｎチャネル薄膜トラン
ジスタ用ゲート絶縁膜と、前記ｎチャネル薄膜トランジ
スタ用ゲート絶縁膜の一部を覆うように形成されたｎチ
ャネル薄膜トランジスタ用ゲート電極と、前記ｎチャネ
ル薄膜トランジスタ用ゲート電極及び前記ｎチャネル薄
膜トランジスタ用ゲート絶縁膜を覆うように形成された
ｎチャネル薄膜トランジスタ用層間絶縁膜と、前記ｎ型
ソース・ドレイン領域と電気的に接続されたｎチャネル
薄膜トランジスタ用ソース・ドレイン電極からなるｎチ
ャネル薄膜トランジスタと、 前記絶縁性基板上に形成された、 ｐ型不純物を高濃度
に含有するｐ型半導体からなるｐ型ソース・ドレイン領
域と、前記ｐ型ソース・ドレイン領域を一部に有するよ
うに形成された半導体からなるｐチャネル薄膜トランジ
スタ用活性層と、前記ｐチャネル薄膜トランジスタ用活
性層を覆うように形成されたｐチャネル薄膜トランジス
タ用ゲート絶縁膜と、前記ｐチャネル薄膜トランジスタ
用ゲート絶縁膜の一部を覆うように形成されたｐチャネ
ル薄膜トランジスタ用ゲート電極と、前記ｐチャネル薄
膜トランジスタ用ゲート電極及び前記ｐチャネル薄膜ト
ランジスタ用ゲート絶縁膜を覆うように形成されたｐチ
ャネル薄膜トランジスタ用層間絶縁膜と、前記ｐ型ソー
ス・ドレイン領域と電気的に接続されたｐチャネル薄膜
トランジスタ用ソース・ドレイン電極からなるｐチャネ
ル薄膜トランジスタとを有するＣＭＯＳ薄膜トランジス
タにおいて、 前記ｎチャネル薄膜トランジスタがｎ型ソース・ドレイ
ン領域として前記ｎチャネル薄膜トランジスタ用活性層
下部に島状のｎ型半導体層を有するスタガ構造薄膜トラ
ンジスタからなり、前記ｐチャネル薄膜トランジスタが
前記ｐチャネル薄膜トランジスタ用活性層と同一層内に
形成された前記ｐ型ソース・ドレイン領域を有するプレ
ーナ構造薄膜トランジスタからなることを特徴とするＣ
ＭＯＳ薄膜トランジスタ。 - 【請求項２】 絶縁性基板上にｎ型不純物を高濃度に含
有するｎ型半導体からなるｎ型ソース・ドレイン領域を
形成する工程と、 前記ｎ型ソース・ドレイン領域および前記絶縁性基板上
に半導体層を形成する工程と、 前記半導体層をパターニングして、前記ｎ型ソース・ド
レイン領域を覆い、かつ島状構造を有するｎチャネル薄
膜トランジスタ用活性層と、前記ｎ型ソース・ドレイン
領域が形成されていない前記絶縁性基板上に島状構造を
有するｐチャネル薄膜トランジスタ用活性層とを形成す
る工程と、 前記ｎチャネル薄膜トランジスタ用活性層および前記ｐ
チャネル薄膜トランジスタ用活性層を覆うようにｎチャ
ネル薄膜トランジスタ用ゲート絶縁膜およびｐチャネル
薄膜トランジスタ用ゲート絶縁膜を形成する工程と、 前記ｎチャネル薄膜トランジスタ用ゲート絶縁膜および
前記ｐチャネル薄膜トランジスタ用ゲート絶縁膜の一部
を覆うようにｎチャネル薄膜トランジスタ用ゲート電極
およびｐチャネル薄膜トランジスタ用ゲート電極を形成
する工程と、 前記ｐチャネル薄膜トランジスタ用活性層の一部に自己
整合的にｐ型不純物を高濃度に含有するｐ型ソース・ド
レイン領域を形成する工程と、 前記ｎチャネル薄膜トランジスタ用ゲート電極および前
記ｐチャネル薄膜トランジスタ用ゲート電極及び前記ｎ
チャネル薄膜トランジスタ用ゲート絶縁膜および前記ｐ
チャネル薄膜トランジスタ用ゲート絶縁膜を覆うよう
に、 ｎチャネル薄膜トランジスタ用層間絶縁膜および
前記ｐチャネル薄膜トランジスタ用層間絶縁膜を形成す
る工程と、 前記ｎ型ソース・ドレイン領域及びｐ型ソース・ドレイ
ン領域と電気的に接続されたソース・ドレイン電極を形
成する工程とからなるＣＭＯＳ薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5331175A JP2705550B2 (ja) | 1993-12-27 | 1993-12-27 | Ｃｍｏｓ薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5331175A JP2705550B2 (ja) | 1993-12-27 | 1993-12-27 | Ｃｍｏｓ薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193246A JPH07193246A (ja) | 1995-07-28 |
| JP2705550B2 true JP2705550B2 (ja) | 1998-01-28 |
Family
ID=18240729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5331175A Expired - Fee Related JP2705550B2 (ja) | 1993-12-27 | 1993-12-27 | Ｃｍｏｓ薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705550B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3943245B2 (ja) * | 1997-09-20 | 2007-07-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR100290170B1 (ko) * | 1998-10-07 | 2001-06-01 | 구본준 | 엑스레이 디텍터 및 그 제조방법 |
-
1993
- 1993-12-27 JP JP5331175A patent/JP2705550B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07193246A (ja) | 1995-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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