JPH0691250B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0691250B2 JPH0691250B2 JP63241501A JP24150188A JPH0691250B2 JP H0691250 B2 JPH0691250 B2 JP H0691250B2 JP 63241501 A JP63241501 A JP 63241501A JP 24150188 A JP24150188 A JP 24150188A JP H0691250 B2 JPH0691250 B2 JP H0691250B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に係わり、高耐圧トランジスタの素
子分離部を改善したもので、特に大型液晶ドライバを駆
動するLSIの高耐圧部に使用されるものである。
子分離部を改善したもので、特に大型液晶ドライバを駆
動するLSIの高耐圧部に使用されるものである。
（従来の技術） 従来の素子分離技術としてガードリング方式を用いる場
合、第３図に示すように高耐圧トランジスタの電極であ
るポリシリコン配線１がガードリング２上を横切ると、
10V程度でポリシリコン１下のガードリングが反転して
しまう。このため30Vを越えるデバイスのガードリング
上の配線は、第４図に示すようにAl配線３を使用してい
た。即ちAl配線３は、フィールド酸化膜（膜厚≒10000
Å）4,5を形成後にパターニングされるため、ガードリ
ング２の反転しきい値電圧を高くできるからである。第
３図，第４図において６は高耐圧トランジスタのドレイ
ン、ソース、７は半導体基板、８はゲート酸化膜であ
る。また第３図，第４図（ａ）はパターン平面図、第４
図（ｂ）は第４図（ａ）の断面図である。
合、第３図に示すように高耐圧トランジスタの電極であ
るポリシリコン配線１がガードリング２上を横切ると、
10V程度でポリシリコン１下のガードリングが反転して
しまう。このため30Vを越えるデバイスのガードリング
上の配線は、第４図に示すようにAl配線３を使用してい
た。即ちAl配線３は、フィールド酸化膜（膜厚≒10000
Å）4,5を形成後にパターニングされるため、ガードリ
ング２の反転しきい値電圧を高くできるからである。第
３図，第４図において６は高耐圧トランジスタのドレイ
ン、ソース、７は半導体基板、８はゲート酸化膜であ
る。また第３図，第４図（ａ）はパターン平面図、第４
図（ｂ）は第４図（ａ）の断面図である。
（発明が解決しようとする課題） 従来の高耐圧トランジスタの素子分離としてガードリン
グ２を用いた場合、前記の通りAl配線を用いたため、第
４図のようにポリシリコン１とAl配線３のコンタクト９
をとるためのフィールド部分が必要であり、チップサイ
ズの増加は必至であり、これにより、従来技術では低価
格製品の要求に対して問題があった。
グ２を用いた場合、前記の通りAl配線を用いたため、第
４図のようにポリシリコン１とAl配線３のコンタクト９
をとるためのフィールド部分が必要であり、チップサイ
ズの増加は必至であり、これにより、従来技術では低価
格製品の要求に対して問題があった。
本発明は上記実情に鑑みてなされたもので、従来がガー
ドリング上をAl配線が横切っていたのに対し、コンタク
トをとることなくポリシリコン等の配線層が直接ガード
リングを横切れるようにして、チップサイズの縮少化を
図ろうとするものである。
ドリング上をAl配線が横切っていたのに対し、コンタク
トをとることなくポリシリコン等の配線層が直接ガード
リングを横切れるようにして、チップサイズの縮少化を
図ろうとするものである。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、高耐圧素子を形成する半導体基体、該基体に
設けられこれと同導電型でそれより不純物濃度が濃いガ
ードリング、該ガードリング上を通る配線層を有してな
り、前記ガードリング上の絶縁膜厚は、前記配線層が通
る部分で素子領域におけるゲート絶縁膜厚より厚くな
り、前記ガードリングの不純物濃度は、前記配線層が通
る部分で他の部分より濃くなっていることを特徴とする
半導体装置である。
設けられこれと同導電型でそれより不純物濃度が濃いガ
ードリング、該ガードリング上を通る配線層を有してな
り、前記ガードリング上の絶縁膜厚は、前記配線層が通
る部分で素子領域におけるゲート絶縁膜厚より厚くな
り、前記ガードリングの不純物濃度は、前記配線層が通
る部分で他の部分より濃くなっていることを特徴とする
半導体装置である。
即ち本発明は、配線層下のガードリングの反転を防止す
るため、この配線層下のガードリングの不純物濃度を上
げ、かつ配線層とガードリング間の絶縁膜厚を厚くし
た。上記配線層下のガードリング部分のみ濃度を上げた
のは、このガードリング部分以外のガードリング部分を
も不要に濃度を上げすぎると、その不純物が熱処理時に
不要に拡散して他に悪影響を及ぼすから、これを防止す
るためである。上記のように不純物濃度を上げかつ絶縁
膜厚を厚くすることにより、ガードリングの反転しきい
値電圧が上がり、かつ第４図のようなコンタクト９を設
ける必要もないため、チップ占有面積の縮少化が可能と
なった。
るため、この配線層下のガードリングの不純物濃度を上
げ、かつ配線層とガードリング間の絶縁膜厚を厚くし
た。上記配線層下のガードリング部分のみ濃度を上げた
のは、このガードリング部分以外のガードリング部分を
も不要に濃度を上げすぎると、その不純物が熱処理時に
不要に拡散して他に悪影響を及ぼすから、これを防止す
るためである。上記のように不純物濃度を上げかつ絶縁
膜厚を厚くすることにより、ガードリングの反転しきい
値電圧が上がり、かつ第４図のようなコンタクト９を設
ける必要もないため、チップ占有面積の縮少化が可能と
なった。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図（ａ）は同実施例のパターン平面図、同図（ｂ）は同
図（ａ）のＢ−Ｂ線に沿う断面図であるが、これらは前
記従来例のものと対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略し、特徴とする点
につき説明する。本実施例の特徴は、第１図に示す如く
ガードリング２の不純物濃度を、ポリシリコン配線層１
が通る部分21で、他の部分22より濃くし、またガードリ
ング２上の絶縁膜厚を、ポリシリコン配線層（電極）１
が通る部分81で、ゲート絶縁膜８より厚くしたことであ
る。
図（ａ）は同実施例のパターン平面図、同図（ｂ）は同
図（ａ）のＢ−Ｂ線に沿う断面図であるが、これらは前
記従来例のものと対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略し、特徴とする点
につき説明する。本実施例の特徴は、第１図に示す如く
ガードリング２の不純物濃度を、ポリシリコン配線層１
が通る部分21で、他の部分22より濃くし、またガードリ
ング２上の絶縁膜厚を、ポリシリコン配線層（電極）１
が通る部分81で、ゲート絶縁膜８より厚くしたことであ
る。
配線層１下のガードリング21部分の濃度を上げるために
は、多くの不純物を注入すればよいが、チップサイズの
縮少を目的とした本発明に対しては、注入した不純物の
シリコンへの拡散係数が大きいと、拡散層の深さXjの増
加等をまねき、問題である。本デバイスでは、Ｐ型の場
合BF2、Ｎ型の場合As等でガードリング21部分の濃度を
上げた。例えば通常の場合と比べ該濃度は１×1017cm-3
から１×1020cm-3へ変更した。逆にこのため、イオン注
入工程で結晶欠陥の発生防止、及び次酸化工程の外拡散
（Out Diffusion）防止のため、酸化膜通過（SiO2 thro
ugh）でイオン注入するのが基本であるが、現状の膜厚7
00Åでは、酸化膜通過でSi中に不純物を注入できず、ダ
ミー酸化膜工程を追加して、100Åの酸化膜通過でイオ
ン注入を行なった。しかしこの工程は犠牲酸化工程と近
時であり、１工程増加したが、ポリシリコン配線層１下
の反転しきい値電圧増加と信頼性向上の手段となり、非
常に有効である。
は、多くの不純物を注入すればよいが、チップサイズの
縮少を目的とした本発明に対しては、注入した不純物の
シリコンへの拡散係数が大きいと、拡散層の深さXjの増
加等をまねき、問題である。本デバイスでは、Ｐ型の場
合BF2、Ｎ型の場合As等でガードリング21部分の濃度を
上げた。例えば通常の場合と比べ該濃度は１×1017cm-3
から１×1020cm-3へ変更した。逆にこのため、イオン注
入工程で結晶欠陥の発生防止、及び次酸化工程の外拡散
（Out Diffusion）防止のため、酸化膜通過（SiO2 thro
ugh）でイオン注入するのが基本であるが、現状の膜厚7
00Åでは、酸化膜通過でSi中に不純物を注入できず、ダ
ミー酸化膜工程を追加して、100Åの酸化膜通過でイオ
ン注入を行なった。しかしこの工程は犠牲酸化工程と近
時であり、１工程増加したが、ポリシリコン配線層１下
の反転しきい値電圧増加と信頼性向上の手段となり、非
常に有効である。
また配線層１下の膜厚を上げるためには、専用の写真蝕
刻工程を追加して、配線層１とガードリング21間の膜厚
を積み増しにより厚くして（例えば通常の700Åから200
0Åへ変更）、高耐圧トランジスタの特性を変えること
なく、ポリシリコン配線層１下のガードリングの反転し
きい値電圧を増加させた。
刻工程を追加して、配線層１とガードリング21間の膜厚
を積み増しにより厚くして（例えば通常の700Åから200
0Åへ変更）、高耐圧トランジスタの特性を変えること
なく、ポリシリコン配線層１下のガードリングの反転し
きい値電圧を増加させた。
従来技術と本発明による製品の耐圧を比較すると、例え
ば第２図のようになる。第２図（ａ）は従来例、第２図
（ｂ）は本発明による耐圧特性であり、縦軸はLSIの消
費電流、横軸はLSIの素子に加わる電圧である。高耐圧
の製品を開発するためには、トランジスタ単体の耐圧
と、トランジスタ間の素子分離の耐圧の大きく２つのポ
イントがあり、本発明ではポリシリコン配線層１がガー
ドリング２を横切っても、第２図（ｂ）の如くトランジ
スタの耐圧でリミットのかかる45〜50Vまで製品耐圧を
上げることができた。またガードリング２で、より高濃
度にする部分は21の部分であり、22の部分は余り高濃度
にしないので、この部分での後工程の熱処理による拡散
を極力抑えることができ、該拡散による悪影響を防止で
きる。またポリシリコン配線１は、第４図の如くAl配線
３とコンタクト９をとる必要がないので、該コンタクト
を省略でき、面積縮少化が可能となる。
ば第２図のようになる。第２図（ａ）は従来例、第２図
（ｂ）は本発明による耐圧特性であり、縦軸はLSIの消
費電流、横軸はLSIの素子に加わる電圧である。高耐圧
の製品を開発するためには、トランジスタ単体の耐圧
と、トランジスタ間の素子分離の耐圧の大きく２つのポ
イントがあり、本発明ではポリシリコン配線層１がガー
ドリング２を横切っても、第２図（ｂ）の如くトランジ
スタの耐圧でリミットのかかる45〜50Vまで製品耐圧を
上げることができた。またガードリング２で、より高濃
度にする部分は21の部分であり、22の部分は余り高濃度
にしないので、この部分での後工程の熱処理による拡散
を極力抑えることができ、該拡散による悪影響を防止で
きる。またポリシリコン配線１は、第４図の如くAl配線
３とコンタクト９をとる必要がないので、該コンタクト
を省略でき、面積縮少化が可能となる。
なお本発明は実施例のみでなく、種々の応用が可能であ
る。例えば本発明は、配線層がガードリング上を横切る
構造、例えば片チャネルMOS構造、CMOS構造、P/N両ウェ
ル構造等種々のものに適用できる。
る。例えば本発明は、配線層がガードリング上を横切る
構造、例えば片チャネルMOS構造、CMOS構造、P/N両ウェ
ル構造等種々のものに適用できる。
［発明の効果］ 以上説明した如く本発明によれば、耐圧（ガードリング
の反転しきい値電圧）の向上が可能となり、またガード
リングは必要部分のみ高濃度としたため、不要な不純物
拡散を抑制でき、また配線コンタクト部を削減できるた
め高集積化に有利となるものである。
の反転しきい値電圧）の向上が可能となり、またガード
リングは必要部分のみ高濃度としたため、不要な不純物
拡散を抑制でき、また配線コンタクト部を削減できるた
め高集積化に有利となるものである。
第１図（ａ）は本発明の一実施例のパターン平面図、同
図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第２図
は実施例の効果を説明する特性図、第３図、第４図
（ａ）は従来装置のパターン平面図、第４図（ｂ）は第
４図（ａ）の断面図である。 １…ポリシリコン配線層、２…ガードリング、21…ガー
ドリングの交差部、７…半導体基板、８…ゲート絶縁
膜、81…絶縁膜厚を厚くした個所。
図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第２図
は実施例の効果を説明する特性図、第３図、第４図
（ａ）は従来装置のパターン平面図、第４図（ｂ）は第
４図（ａ）の断面図である。 １…ポリシリコン配線層、２…ガードリング、21…ガー
ドリングの交差部、７…半導体基板、８…ゲート絶縁
膜、81…絶縁膜厚を厚くした個所。
Claims (2)
- 【請求項１】高耐圧素子を形成する半導体基体、該基体
に設けられこれと同導電型でそれより不純物濃度が濃い
ガードリング、該ガードリング上を通る配線層を有して
なり、前記ガードリング上の絶縁膜厚は、前記配線層が
通る部分で素子領域におけるゲート絶縁膜厚より厚くな
り、前記ガードリングの不純物濃度は、前記配線層が通
る部分で他の部分より濃くなっていることを特徴とする
半導体装置。 - 【請求項２】前記配線層はポリシリコンからなることを
特徴とする請求項１に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241501A JPH0691250B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体装置 |
| EP89113245A EP0360998B1 (en) | 1988-09-27 | 1989-07-19 | Semiconductor device having improved element isolation area |
| DE68911815T DE68911815T2 (de) | 1988-09-27 | 1989-07-19 | Halbleiteranordnung mit verbesserter Elementisolierungsfläche. |
| KR1019890013912A KR920009980B1 (ko) | 1988-09-27 | 1989-09-27 | 반도체장치 |
| US07/601,342 US5192993A (en) | 1988-09-27 | 1990-10-23 | Semiconductor device having improved element isolation area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241501A JPH0691250B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289371A JPH0289371A (ja) | 1990-03-29 |
| JPH0691250B2 true JPH0691250B2 (ja) | 1994-11-14 |
Family
ID=17075265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241501A Expired - Fee Related JPH0691250B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0360998B1 (ja) |
| JP (1) | JPH0691250B2 (ja) |
| KR (1) | KR920009980B1 (ja) |
| DE (1) | DE68911815T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3143592B2 (ja) * | 1995-09-14 | 2001-03-07 | キヤノン株式会社 | 表示装置 |
| JP3689505B2 (ja) * | 1995-11-01 | 2005-08-31 | キヤノン株式会社 | 半導体装置の作製方法 |
| JP2019096839A (ja) * | 2017-11-28 | 2019-06-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1131675A (en) * | 1966-07-11 | 1968-10-23 | Hitachi Ltd | Semiconductor device |
| GB1312299A (en) * | 1969-08-04 | 1973-04-04 | Matsushita Electronics Corp | Insulated gate semiconductor device |
| JPS59215742A (ja) * | 1983-05-24 | 1984-12-05 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-09-27 JP JP63241501A patent/JPH0691250B2/ja not_active Expired - Fee Related
-
1989
- 1989-07-19 EP EP89113245A patent/EP0360998B1/en not_active Expired - Lifetime
- 1989-07-19 DE DE68911815T patent/DE68911815T2/de not_active Expired - Fee Related
- 1989-09-27 KR KR1019890013912A patent/KR920009980B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE68911815T2 (de) | 1994-06-09 |
| EP0360998A3 (en) | 1990-06-06 |
| EP0360998A2 (en) | 1990-04-04 |
| KR920009980B1 (ko) | 1992-11-09 |
| JPH0289371A (ja) | 1990-03-29 |
| KR900005561A (ko) | 1990-04-14 |
| DE68911815D1 (de) | 1994-02-10 |
| EP0360998B1 (en) | 1993-12-29 |
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