JPH0212014B2 - - Google Patents
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- JPH0212014B2 JPH0212014B2 JP15077883A JP15077883A JPH0212014B2 JP H0212014 B2 JPH0212014 B2 JP H0212014B2 JP 15077883 A JP15077883 A JP 15077883A JP 15077883 A JP15077883 A JP 15077883A JP H0212014 B2 JPH0212014 B2 JP H0212014B2
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- Japan
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- gate
- opening
- oxide film
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- 238000000034 method Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims 1
- 238000001259 photo etching Methods 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、接合形電界効果トランジスタのゲー
ト並びに、ソース・ドレイン領域の形成方法に関
するものである。
ト並びに、ソース・ドレイン領域の形成方法に関
するものである。
一般に、半導体層中に不純物を選択拡散する場
合は、半導体層上に酸化膜を形成し、これの一部
を開口し、残つている酸化膜をマスクとして行な
つている。従来の接合形電解効果トランジスタの
製造方法においてはまず、ゲート開口部の酸化膜
を開口し、ゲート領域を形成する。次に基板全面
に酸化膜を形成した後、ソース開口部、並びにド
レイン開口部を開口し、ソース領域並びにドレイ
ン領域を形成している。しかし、この方法では、
ゲート開口部とソース開口部、ドレイン開口部の
開口を異なるホトエツチング工程で行なう為、ゲ
ート・ソース間隔、並びにゲート・ドレイン間隔
にバラツキが生じ、これに起因して特性上のバラ
ツキが生ずる欠点があつた。又、このバラツキを
見越してゲート・ソース間隔、ゲート・ドレイン
間隔に余裕をもたせる為に、素子寸法が必要以上
に大きくなる欠点もあつた。
合は、半導体層上に酸化膜を形成し、これの一部
を開口し、残つている酸化膜をマスクとして行な
つている。従来の接合形電解効果トランジスタの
製造方法においてはまず、ゲート開口部の酸化膜
を開口し、ゲート領域を形成する。次に基板全面
に酸化膜を形成した後、ソース開口部、並びにド
レイン開口部を開口し、ソース領域並びにドレイ
ン領域を形成している。しかし、この方法では、
ゲート開口部とソース開口部、ドレイン開口部の
開口を異なるホトエツチング工程で行なう為、ゲ
ート・ソース間隔、並びにゲート・ドレイン間隔
にバラツキが生じ、これに起因して特性上のバラ
ツキが生ずる欠点があつた。又、このバラツキを
見越してゲート・ソース間隔、ゲート・ドレイン
間隔に余裕をもたせる為に、素子寸法が必要以上
に大きくなる欠点もあつた。
そこで、本発明は、ゲート開口部並びにソース
開口部、ドレイン開口部の開口を同一のホトエツ
チイング工程で行なうことにより、ゲート・ソー
ス間隔、ゲート・ドレイン間隔のバラツキをなく
し、上記欠点を解消させる製造方法を提供するも
のである。
開口部、ドレイン開口部の開口を同一のホトエツ
チイング工程で行なうことにより、ゲート・ソー
ス間隔、ゲート・ドレイン間隔のバラツキをなく
し、上記欠点を解消させる製造方法を提供するも
のである。
すなわち、本発明によれば、一導電形の半導体
基板上に他の導電形の半導体層を形成し、この半
導体層上に絶縁膜を形成し、後にゲート領域、ソ
ース領域およびドレイン領域を形成する部分の絶
縁膜を同一工程で薄くし、その後ゲート領域を形
成する部分の絶縁膜を除去しソース領域およびド
レイン領域を形成する部分の絶縁膜はそのままと
した状態で不純物を導入してゲート領域を形成
し、ゲート領域上に拡散マスク層を形成しソース
領域およびドレイン領域を形成する部分の絶縁膜
を除去した状態で不純物を導入してソース領域お
よびドレイン領域を形成して接合形電界効果トラ
ンジスタを得る製造方法を得る。
基板上に他の導電形の半導体層を形成し、この半
導体層上に絶縁膜を形成し、後にゲート領域、ソ
ース領域およびドレイン領域を形成する部分の絶
縁膜を同一工程で薄くし、その後ゲート領域を形
成する部分の絶縁膜を除去しソース領域およびド
レイン領域を形成する部分の絶縁膜はそのままと
した状態で不純物を導入してゲート領域を形成
し、ゲート領域上に拡散マスク層を形成しソース
領域およびドレイン領域を形成する部分の絶縁膜
を除去した状態で不純物を導入してソース領域お
よびドレイン領域を形成して接合形電界効果トラ
ンジスタを得る製造方法を得る。
以下に図面を用いて、本発明にさらに詳細に説
明する。
明する。
従来の製造方法では、第１図に示す様にＰ型Si
基板１上にＮ型Siエピタキシヤル層２を形成し、
更に酸化膜３を形成する。次に第２図に示す様に
ゲート開口部４の酸化膜３を除去し、ボロンを拡
散させることによりゲート領域５を形成する。次
に全面に酸化膜３を形成し、ホトエツチイング工
程によりソース開口部６、ドレイン開口部７の酸
化膜３を除去し、第３図に示す様にリンを拡散さ
せることによりソー領域８、ドレイン領域９を形
成する。その後ゲート領域５、ソース領域８、ド
レイン領域９に電極を付けて接合形電界効果トラ
ンジスタを得ていた。
基板１上にＮ型Siエピタキシヤル層２を形成し、
更に酸化膜３を形成する。次に第２図に示す様に
ゲート開口部４の酸化膜３を除去し、ボロンを拡
散させることによりゲート領域５を形成する。次
に全面に酸化膜３を形成し、ホトエツチイング工
程によりソース開口部６、ドレイン開口部７の酸
化膜３を除去し、第３図に示す様にリンを拡散さ
せることによりソー領域８、ドレイン領域９を形
成する。その後ゲート領域５、ソース領域８、ド
レイン領域９に電極を付けて接合形電界効果トラ
ンジスタを得ていた。
以上に述べた従来の製造方法では、ゲート領域
５と、ソース領域８、ドレイン領域９が異なるホ
トエツチイング工程により形成される為、両工程
間に生ずる目合せのずれにより、ゲート・ソース
間隔並びに、ゲート・ドレイン間隔にバラツキが
生じ、これに起因して特性のバラツキが生ずると
いう欠点があつた。又、ゲート・ソース間隔、ゲ
ート・ドレイン間隔がバラツキを持つても、要求
特性を満足させる為に、両間隔に余裕をもたさせ
ねばならず、素子寸法が必要以上に大きくなると
いう欠点もあつた。
５と、ソース領域８、ドレイン領域９が異なるホ
トエツチイング工程により形成される為、両工程
間に生ずる目合せのずれにより、ゲート・ソース
間隔並びに、ゲート・ドレイン間隔にバラツキが
生じ、これに起因して特性のバラツキが生ずると
いう欠点があつた。又、ゲート・ソース間隔、ゲ
ート・ドレイン間隔がバラツキを持つても、要求
特性を満足させる為に、両間隔に余裕をもたさせ
ねばならず、素子寸法が必要以上に大きくなると
いう欠点もあつた。
そこで本発明は、ゲート開口部４、ソース開口
部６、ドレイン開口部７を同一のホトエツチング
工程で形成するものであり、これにより上記の欠
点が解消される。以下に図面を用いて本発明の実
施例を説明する。
部６、ドレイン開口部７を同一のホトエツチング
工程で形成するものであり、これにより上記の欠
点が解消される。以下に図面を用いて本発明の実
施例を説明する。
まず、Ｐ型Si基板１上にＮ型Siエピタキシヤル
層２を形成し、酸化膜３を例えば3000Å程度形成
する。次に第４図に示す様に通常のホトエツチン
グ工程により、ゲート開口部４、並びにソース開
口部６、ドレイン開口部７の酸化膜を同時に除去
した後、熱酸化を行なう。この時、ゲート開口部
４、ソース開口部６、ドレイン開口部７上の酸化
膜厚は比較的薄く例えば700Å程度とする。次に
第５図に示す様に全面にSi3N4膜１０をCVD法に
より例えば1500Å程度形成し、ゲート開口部４上
のSi3N4膜１０をドライプロセスを用いて除去
し、残りのSi3N4膜１０をマスクにしてゲート開
口部４上の酸化膜１１を除去する。次にSi3N4膜
１０並びに酸化膜３をマスクにして、ボロンをガ
ス拡散させることにより、ゲート領域５を形成
し、第６図に示す様にSi3N4膜１０をマスクにし
てゲート開口部４上に熱酸化膜を例えば1000Å程
度形成する。残りのSi3N4膜１０を除去した後、
ホトエツチイング工程によりホトレジスト膜１２
をマスクにして第７図に示す様にソース開口部６
上の酸化膜１３並びにドレイン開口部７上の酸化
膜１４を除去し、第８図に示す様にリンをガス拡
散させることによりソース領域９を形成する。
層２を形成し、酸化膜３を例えば3000Å程度形成
する。次に第４図に示す様に通常のホトエツチン
グ工程により、ゲート開口部４、並びにソース開
口部６、ドレイン開口部７の酸化膜を同時に除去
した後、熱酸化を行なう。この時、ゲート開口部
４、ソース開口部６、ドレイン開口部７上の酸化
膜厚は比較的薄く例えば700Å程度とする。次に
第５図に示す様に全面にSi3N4膜１０をCVD法に
より例えば1500Å程度形成し、ゲート開口部４上
のSi3N4膜１０をドライプロセスを用いて除去
し、残りのSi3N4膜１０をマスクにしてゲート開
口部４上の酸化膜１１を除去する。次にSi3N4膜
１０並びに酸化膜３をマスクにして、ボロンをガ
ス拡散させることにより、ゲート領域５を形成
し、第６図に示す様にSi3N4膜１０をマスクにし
てゲート開口部４上に熱酸化膜を例えば1000Å程
度形成する。残りのSi3N4膜１０を除去した後、
ホトエツチイング工程によりホトレジスト膜１２
をマスクにして第７図に示す様にソース開口部６
上の酸化膜１３並びにドレイン開口部７上の酸化
膜１４を除去し、第８図に示す様にリンをガス拡
散させることによりソース領域９を形成する。
本発明は以下に述べる利点を備えている。
(1) ホトエツチイング工程間の目合せのずれに起
因するゲート・ソース間隔、ゲート・ドレイン
間隔のバラツキがなく、ゲート・ソース間耐
圧、ゲート・ドレイン間耐圧のバラツキをおさ
えることができる。
因するゲート・ソース間隔、ゲート・ドレイン
間隔のバラツキがなく、ゲート・ソース間耐
圧、ゲート・ドレイン間耐圧のバラツキをおさ
えることができる。
(2) ゲートソース間隔、ゲート・ドレイン間隔に
目合せマージンをとる必要がなく、よつて素子
部の面積を小さくすることができ、入力容量の
低減を企ることができる。
目合せマージンをとる必要がなく、よつて素子
部の面積を小さくすることができ、入力容量の
低減を企ることができる。
(3) 上記の様に、素子部の面積を小さくできるこ
とから、チツプサイズの縮少化ができ、チツプ
の低価格化が企れる。
とから、チツプサイズの縮少化ができ、チツプ
の低価格化が企れる。
(4) 第５図に示した工程において、除去する
Si3N4膜１０の幅はゲート開口部４の幅より広
くとることができ、よつて、このホトエツチイ
ング工程で使用するマスクパターンはラフにす
ることができる。又、第７図に示した工程にお
ける、ホトレジスト膜１１の抜け幅にも同様の
ことがいえる。
Si3N4膜１０の幅はゲート開口部４の幅より広
くとることができ、よつて、このホトエツチイ
ング工程で使用するマスクパターンはラフにす
ることができる。又、第７図に示した工程にお
ける、ホトレジスト膜１１の抜け幅にも同様の
ことがいえる。
以上本実施例ではＮチヤンネル型接合形電界効
果トランジスタについて説明したが、Ｐチヤンネ
ル型についても同様に実施できることは言うまで
もない。
果トランジスタについて説明したが、Ｐチヤンネ
ル型についても同様に実施できることは言うまで
もない。
又、本実施例では、Siについて説明したが、化
合物半導体層を用いた場合も同様に実施できるこ
とは言うまでもない。
合物半導体層を用いた場合も同様に実施できるこ
とは言うまでもない。
第１図乃至第３図は従来の製造方法を示したも
ので、第１図は、Ｐ型Si基板１上にＮ型Siエピタ
キシヤル層２を形成し、更に酸化膜３を形成した
直後の断面図、第２図はゲート開口部４を開口
し、ゲート領域５を形成した直後の断面図、で第
３図は、ソース開口部６、ドレイン開口部７を開
口し、ソース領域８、ドレイン領域９を形成した
直後の断面図である。第４図乃至第８図は本発明
の一実施例を示したもので、第４図は、ゲート開
口部４、ソース開口部６、ドレイン開口部７を開
口し、熱酸化を施した直後の断面図、第５図は、
窒化膜１０を全面に形成し、ゲート開口部４を再
び開口した直後の断面図、第６図は、ゲート領域
５を形成し、熱酸化を施した直後の断面図、第７
図は、ホトレジスト膜１２をマスクにして、ソー
ス開口部６、ドレイン開口部７を再度開口した直
後の断面図、第８図は、ソース領域８、ドレイン
領域９を形成した直後の断面図である。
ので、第１図は、Ｐ型Si基板１上にＮ型Siエピタ
キシヤル層２を形成し、更に酸化膜３を形成した
直後の断面図、第２図はゲート開口部４を開口
し、ゲート領域５を形成した直後の断面図、で第
３図は、ソース開口部６、ドレイン開口部７を開
口し、ソース領域８、ドレイン領域９を形成した
直後の断面図である。第４図乃至第８図は本発明
の一実施例を示したもので、第４図は、ゲート開
口部４、ソース開口部６、ドレイン開口部７を開
口し、熱酸化を施した直後の断面図、第５図は、
窒化膜１０を全面に形成し、ゲート開口部４を再
び開口した直後の断面図、第６図は、ゲート領域
５を形成し、熱酸化を施した直後の断面図、第７
図は、ホトレジスト膜１２をマスクにして、ソー
ス開口部６、ドレイン開口部７を再度開口した直
後の断面図、第８図は、ソース領域８、ドレイン
領域９を形成した直後の断面図である。
Claims (1)
- １ 一導電型の半導体基板上に該半導体基板と逆
導電型の半導体層を形成し、該半導体層上に第１
の酸化膜を形成し、該第１のゲート予定領域、ド
レイン予定領域およびソース予定領域を形成する
部分の膜厚を選択的に薄くする工程と、前記ソー
スおよびドレイン予定領域上に第１のマスク材を
被覆して、前記ゲート領域上の薄い第１の酸化膜
を除去する工程と、前記ゲート予定領域に他の導
電型の不純物を導入してゲート領域を形成する工
程と、その後該ゲート領域表面に第２の酸化膜を
熱酸化形成する工程と、しかる後少くとも前記第
２の酸化膜を第２のマスク材でおおつて前記ソー
スおよびドレイン予定領域上の前記薄い第１の酸
化膜を除去する工程と、前記ソースおよびドレイ
ン予定領域に前記一導電型の不純物を導入してソ
ースおよびドレイン領域を形成する工程とを含む
ことを特徴とする接合形電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15077883A JPS6042874A (ja) | 1983-08-18 | 1983-08-18 | 接合形電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15077883A JPS6042874A (ja) | 1983-08-18 | 1983-08-18 | 接合形電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6042874A JPS6042874A (ja) | 1985-03-07 |
| JPH0212014B2 true JPH0212014B2 (ja) | 1990-03-16 |
Family
ID=15504217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15077883A Granted JPS6042874A (ja) | 1983-08-18 | 1983-08-18 | 接合形電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042874A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163441A (ja) * | 1992-11-24 | 1994-06-10 | Matsushita Electric Works Ltd | 静電誘導半導体装置の製造方法 |
-
1983
- 1983-08-18 JP JP15077883A patent/JPS6042874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6042874A (ja) | 1985-03-07 |
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