JPS6410103B2 - - Google Patents
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- JPS6410103B2 JPS6410103B2 JP57048673A JP4867382A JPS6410103B2 JP S6410103 B2 JPS6410103 B2 JP S6410103B2 JP 57048673 A JP57048673 A JP 57048673A JP 4867382 A JP4867382 A JP 4867382A JP S6410103 B2 JPS6410103 B2 JP S6410103B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【発明の詳細な説明】
本発明は半導体基板の製造方法にかかり、特に
相補型絶縁ゲート型電界効果トランジスタのチヤ
ンネルストツパーの形成方法に関する。
相補型絶縁ゲート型電界効果トランジスタのチヤ
ンネルストツパーの形成方法に関する。
半導体基板と絶縁膜が接している場合、その境
界面に基板と逆導電型の反転チヤンネルが誘起さ
れる。このため逆電流が漏洩電流が大きくなり、
素子の特性を低下させる原因となつていた。この
問題に対し従来トランジスタのような個別半導体
に対しては各種対策がとられている。一方集積回
路については個別素子の場合と異なり、高集積
化、高速度化、高耐圧化などの要求のため、各素
子間の寄生効果が問題となつてきた。この寄生効
果としては被着される絶縁膜に起因する寄生チヤ
ンネルによるものと、絶縁膜が被着された基板上
に配線層を形成したことによる寄生MOS効果に
よる寄生チヤンネルによるものとがある。従来こ
れらの寄生チヤンネル阻止手段として最も多く用
いられているのはチヤンネル・ストツパーの形成
である。従来相補型絶縁ゲート型電界効果トラン
ジスタのチヤンネルストツパーの形成は一般的に
第１図に示す工程により形成されている。すなわ
ちＮ型半導体基板１の表面にシリコン酸化膜をマ
スクとしてボロンイオンをイオン注入法により注
入し、Ｐウエル２を形成する。その後に表面の酸
化膜を除去する（第１図ａ）。
界面に基板と逆導電型の反転チヤンネルが誘起さ
れる。このため逆電流が漏洩電流が大きくなり、
素子の特性を低下させる原因となつていた。この
問題に対し従来トランジスタのような個別半導体
に対しては各種対策がとられている。一方集積回
路については個別素子の場合と異なり、高集積
化、高速度化、高耐圧化などの要求のため、各素
子間の寄生効果が問題となつてきた。この寄生効
果としては被着される絶縁膜に起因する寄生チヤ
ンネルによるものと、絶縁膜が被着された基板上
に配線層を形成したことによる寄生MOS効果に
よる寄生チヤンネルによるものとがある。従来こ
れらの寄生チヤンネル阻止手段として最も多く用
いられているのはチヤンネル・ストツパーの形成
である。従来相補型絶縁ゲート型電界効果トラン
ジスタのチヤンネルストツパーの形成は一般的に
第１図に示す工程により形成されている。すなわ
ちＮ型半導体基板１の表面にシリコン酸化膜をマ
スクとしてボロンイオンをイオン注入法により注
入し、Ｐウエル２を形成する。その後に表面の酸
化膜を除去する（第１図ａ）。
次に表面に薄いシリコン酸化膜３を形成しその
上にCVD法によりシリコン窒化膜を約2000Å付
着させ、その後Ｐ−MOS、Ｎ−MOSの形成領
域、すなわち活性領域上のシリコン窒化膜４およ
び５をのこし他のシリコン窒化膜を除去する。
（第１図ｂ）。次にＰウエル領域以外をホトレジス
ト膜６，６′で覆いＰウエル領域にボロンイオン
をイオン注入法により注入する。しかるときはシ
リコン窒化膜はボロンイオン注入のときマスクと
して働くのでシリコン窒化膜の両側にのみボロン
イオンを注入することができる（第１図ｃ）。次
にホトレジスト膜を除去し新たにＰウエル領域２
をホトレジスト膜６″で覆いリンイオンをイオン
注入する。しかるときはＰ−MOS形成領域の周
囲表面にリンイオン注入領域が形成できる（第１
図ｄ）。次にホトレジスト膜６″を除去し、熱酸化
をする。しかるときはＮ−MOS、Ｐ−MOS形成
領域はシリコン窒化膜５，４がマスクとなり酸化
膜は成長しないが、その他の部分には厚いシリコ
ン酸化膜７，７′，７″が形成される。またさきに
イオン注入法により各領域に注入した不純物は拡
散し、Ｐウエル領域２のシリコン酸化膜の下には
P+不純物領域８，８′が形成でき、その他のシリ
コン酸化膜の下にはN+不純物領域９，９′，９″
が形成できる（第１図ｅ）。
上にCVD法によりシリコン窒化膜を約2000Å付
着させ、その後Ｐ−MOS、Ｎ−MOSの形成領
域、すなわち活性領域上のシリコン窒化膜４およ
び５をのこし他のシリコン窒化膜を除去する。
（第１図ｂ）。次にＰウエル領域以外をホトレジス
ト膜６，６′で覆いＰウエル領域にボロンイオン
をイオン注入法により注入する。しかるときはシ
リコン窒化膜はボロンイオン注入のときマスクと
して働くのでシリコン窒化膜の両側にのみボロン
イオンを注入することができる（第１図ｃ）。次
にホトレジスト膜を除去し新たにＰウエル領域２
をホトレジスト膜６″で覆いリンイオンをイオン
注入する。しかるときはＰ−MOS形成領域の周
囲表面にリンイオン注入領域が形成できる（第１
図ｄ）。次にホトレジスト膜６″を除去し、熱酸化
をする。しかるときはＮ−MOS、Ｐ−MOS形成
領域はシリコン窒化膜５，４がマスクとなり酸化
膜は成長しないが、その他の部分には厚いシリコ
ン酸化膜７，７′，７″が形成される。またさきに
イオン注入法により各領域に注入した不純物は拡
散し、Ｐウエル領域２のシリコン酸化膜の下には
P+不純物領域８，８′が形成でき、その他のシリ
コン酸化膜の下にはN+不純物領域９，９′，９″
が形成できる（第１図ｅ）。
次にＮ−MOS、Ｐ−MOS形成領域上のシリコ
ン窒化膜およびシリコン酸化膜を除去し、新たに
ゲート酸化膜１１，１１′を形成、その上にポリ
シリコン膜を約6000Å付着させ写真蝕刻技術によ
りポリシリコン電極１２，１２′を形成する（第
１図ｆ）。しかるのちホトレジスト膜でＰ−MOS
領域を覆いリンイオンを注入しＮ−MOSのソー
ス１４′およびドレイン１４を形成する。逆にＮ
−MOS領域を覆いボロンイオンを注入しＰ−
MOSのソース１３′とドレイン１３を形成する。
このとき厚いポリシリコン膜１２′，１２はマス
クとして働らく（第１図ｇ）。次に表面をリンガ
ラス１５で覆いトランジスタのソース、ドレイン
部に開孔し電極金属を付着、パターン化するとき
電極１６，１６′，１７，１７′が形成され相補型
絶縁ゲート型電界効果トランジスタが得られる
（第１図ｈ）。
ン窒化膜およびシリコン酸化膜を除去し、新たに
ゲート酸化膜１１，１１′を形成、その上にポリ
シリコン膜を約6000Å付着させ写真蝕刻技術によ
りポリシリコン電極１２，１２′を形成する（第
１図ｆ）。しかるのちホトレジスト膜でＰ−MOS
領域を覆いリンイオンを注入しＮ−MOSのソー
ス１４′およびドレイン１４を形成する。逆にＮ
−MOS領域を覆いボロンイオンを注入しＰ−
MOSのソース１３′とドレイン１３を形成する。
このとき厚いポリシリコン膜１２′，１２はマス
クとして働らく（第１図ｇ）。次に表面をリンガ
ラス１５で覆いトランジスタのソース、ドレイン
部に開孔し電極金属を付着、パターン化するとき
電極１６，１６′，１７，１７′が形成され相補型
絶縁ゲート型電界効果トランジスタが得られる
（第１図ｈ）。
しかるに上記したように従来の相補型絶縁ゲー
ト型電界効果トランジスタの製造工程では第１図
ｃおよび第１図ｄに示したようにチヤンネルスト
ツパー形成のため２回のホトレジスト工程が必要
である。従つてこの２回のホトレジスト工程では
目合せにずれを生じその境界部でチヤンネルスト
ツパーの効果が失われる。従つて境界部には余裕
をとることとなり小型化が困難となる。
ト型電界効果トランジスタの製造工程では第１図
ｃおよび第１図ｄに示したようにチヤンネルスト
ツパー形成のため２回のホトレジスト工程が必要
である。従つてこの２回のホトレジスト工程では
目合せにずれを生じその境界部でチヤンネルスト
ツパーの効果が失われる。従つて境界部には余裕
をとることとなり小型化が困難となる。
また写真蝕刻工程は最も工数のかかる工程のた
め２工程は生産技術から考えても好ましいもので
はないと言う問題があつた。
め２工程は生産技術から考えても好ましいもので
はないと言う問題があつた。
従つて本発明は以上の問題点に対処してなされ
たもので１回の写真蝕刻工程によりＮチヤンネル
およびＰチヤンネルストツパーが形成でき、しか
もセルフアラインによつて形成できる小型化高集
積化の進んだ半導体装置の製造方法を提供するに
ある。
たもので１回の写真蝕刻工程によりＮチヤンネル
およびＰチヤンネルストツパーが形成でき、しか
もセルフアラインによつて形成できる小型化高集
積化の進んだ半導体装置の製造方法を提供するに
ある。
本発明の半導体装置の製造方法は、一導電型の
半導体基板に該半導体基板主表面に露出する逆導
電型領域を選択的に形成する工程と、該逆導電型
領域並びに一導電型領域の活性領域形成部表面上
に第１の酸化膜を形成し、さらに該第１の酸化膜
上に第１の窒化膜を形成する工程と、前記第１の
酸化膜と第１の窒化膜の形成された半導体基板上
に第２の酸化膜を形成する工程と、該第２の酸化
膜上に第２の窒化膜を形成する工程と、前記一導
電型領域部上の前記第２の窒化膜上に選択的にホ
トレジスト膜を形成する工程と、該ホトレジスト
膜をマスクにして前記逆導電型領域部の前記第２
の窒化膜を除去する工程と、前記逆導電型領域部
の不活性領域に、前記ホトレジスト膜および選択
的に残された前記第２の窒化膜と活性領域に形成
された前記第１の窒化膜をマスクにして逆導電型
の不純物を導入する工程と、前記ホトレジスト膜
を除去した後、前記逆導電型領域の不活性領域に
前記第２の酸化膜より厚い第３の酸化膜を形成す
る工程と、前記第２の窒化膜を除去する工程と、
前記一導電型領域部の不活性領域に前記第３の酸
化膜と活性領域に形成された前記第１の窒化膜を
マスクにして一導電型の不純物を導入する工程
と、基板を熱酸化し窒化膜のない薄い酸化膜領域
に厚い酸化膜を形成するとともにチヤンネルスト
ツパーを形成する工程とを含むことを特徴として
構成される。
半導体基板に該半導体基板主表面に露出する逆導
電型領域を選択的に形成する工程と、該逆導電型
領域並びに一導電型領域の活性領域形成部表面上
に第１の酸化膜を形成し、さらに該第１の酸化膜
上に第１の窒化膜を形成する工程と、前記第１の
酸化膜と第１の窒化膜の形成された半導体基板上
に第２の酸化膜を形成する工程と、該第２の酸化
膜上に第２の窒化膜を形成する工程と、前記一導
電型領域部上の前記第２の窒化膜上に選択的にホ
トレジスト膜を形成する工程と、該ホトレジスト
膜をマスクにして前記逆導電型領域部の前記第２
の窒化膜を除去する工程と、前記逆導電型領域部
の不活性領域に、前記ホトレジスト膜および選択
的に残された前記第２の窒化膜と活性領域に形成
された前記第１の窒化膜をマスクにして逆導電型
の不純物を導入する工程と、前記ホトレジスト膜
を除去した後、前記逆導電型領域の不活性領域に
前記第２の酸化膜より厚い第３の酸化膜を形成す
る工程と、前記第２の窒化膜を除去する工程と、
前記一導電型領域部の不活性領域に前記第３の酸
化膜と活性領域に形成された前記第１の窒化膜を
マスクにして一導電型の不純物を導入する工程
と、基板を熱酸化し窒化膜のない薄い酸化膜領域
に厚い酸化膜を形成するとともにチヤンネルスト
ツパーを形成する工程とを含むことを特徴として
構成される。
以下この発明の具体的実施例について図面を参
照し説明する。
照し説明する。
第２図ａ〜ｊは本発明の一実施例による半導体
装置の製造方法を示す工程別断面図である。以下
工程をおつて説明する。
装置の製造方法を示す工程別断面図である。以下
工程をおつて説明する。
(1) Ｎ型半導体基板１の表面にシリコン酸化膜を
マスクとしてボロンイオンをイオン注入法によ
り注入してＰウエル２を形成し、その後表面の
酸化膜を除去する（第２図ａ）。
マスクとしてボロンイオンをイオン注入法によ
り注入してＰウエル２を形成し、その後表面の
酸化膜を除去する（第２図ａ）。
(2) 表面に薄い第１のシリコン酸化膜を形成しそ
の上にCVD法により第１のシリコン窒化膜を
2000Å形成し、次に写真蝕刻技術によりＮ−
MOS、Ｐ−MOS形成領域すなわち活性領域、
以外のシリコン窒化膜を除去し、シリコン窒化
膜のパターン４および５を形成する。３′およ
び３″はシリコン窒化膜下のシリコン酸化膜で
ある（第２図ｂ）。
の上にCVD法により第１のシリコン窒化膜を
2000Å形成し、次に写真蝕刻技術によりＮ−
MOS、Ｐ−MOS形成領域すなわち活性領域、
以外のシリコン窒化膜を除去し、シリコン窒化
膜のパターン４および５を形成する。３′およ
び３″はシリコン窒化膜下のシリコン酸化膜で
ある（第２図ｂ）。
(3) 次にCVD法により上記表面に第２のシリコ
ン酸化膜２１を500Å、その上に重ねて第２の
シリコン窒化膜２２を2000Åを形成し、更にホ
トレジスト膜２３を被着する（第２図ｃ）。
ン酸化膜２１を500Å、その上に重ねて第２の
シリコン窒化膜２２を2000Åを形成し、更にホ
トレジスト膜２３を被着する（第２図ｃ）。
(4) 次にＰウエル領域上のホトレジスト膜を除
去、この領域上の第２のシリコン窒化膜を除去
する。２２′，２２″は残つた窒化シリコン膜、
２３′，２３″は同じく残つたホトレジスト膜で
る。次にイオン注入法によつてボロンイオン注
入する。しかるときはボロンイオンは薄い第１
の酸化膜を通して注入される（第２図ｄ）。
去、この領域上の第２のシリコン窒化膜を除去
する。２２′，２２″は残つた窒化シリコン膜、
２３′，２３″は同じく残つたホトレジスト膜で
る。次にイオン注入法によつてボロンイオン注
入する。しかるときはボロンイオンは薄い第１
の酸化膜を通して注入される（第２図ｄ）。
(5) 次にホトレジスト膜２３′，２３″を除去し、
熱酸化をしＰウエル領域に約3000Åの第３のシ
リコン酸化膜２４，２４′を形成する。他の部
分はシリコン窒化膜２２′，５，２２″が耐酸化
マスクとして働くので厚いシリコン酸化膜は形
成されない（第２図ｅ）。
熱酸化をしＰウエル領域に約3000Åの第３のシ
リコン酸化膜２４，２４′を形成する。他の部
分はシリコン窒化膜２２′，５，２２″が耐酸化
マスクとして働くので厚いシリコン酸化膜は形
成されない（第２図ｅ）。
(6) 次にＰ−MOS形成領域のシリコン窒化膜２
２′，２２″を除去し、イオン注入法によりリン
イオンを注入する。このときシリコン窒化膜４
および５並びに前工程で形成したＰウエル上の
厚い酸化膜２４，２４′はマスクとして働くの
でこの部分にはリンイオンは注入されない（第
２図ｆ）。
２′，２２″を除去し、イオン注入法によりリン
イオンを注入する。このときシリコン窒化膜４
および５並びに前工程で形成したＰウエル上の
厚い酸化膜２４，２４′はマスクとして働くの
でこの部分にはリンイオンは注入されない（第
２図ｆ）。
(7) 次に前記基板を熱酸化し第１の酸化膜の存在
する領域並びに第３の酸化膜のない領域に厚い
シリコン酸化膜２７，２７′，２７″を形成す
る。しかるときはＰウエル領域のシリコン酸化
膜の下にはP+のチヤンネルストツパー２５，
２５′、Ｐ−MOS領域の厚いシリコン酸化膜の
下にはN+チヤンネルストツパー２６，２６′，
２６″が形成される（第２図ｇ）。
する領域並びに第３の酸化膜のない領域に厚い
シリコン酸化膜２７，２７′，２７″を形成す
る。しかるときはＰウエル領域のシリコン酸化
膜の下にはP+のチヤンネルストツパー２５，
２５′、Ｐ−MOS領域の厚いシリコン酸化膜の
下にはN+チヤンネルストツパー２６，２６′，
２６″が形成される（第２図ｇ）。
(8) Ｎ−MOSおよびＰ−MOS形成領域上のシリ
コン酸化膜およびシリコン窒化膜４，５を除去
し、新たにゲート酸化膜２８，２８′を500Å形
成する。しかるのち表面にポリシリコン膜を
6000Å付着させ、写真蝕刻技術によりゲート電
極２９，２９′を形成する（第２図ｈ）。
コン酸化膜およびシリコン窒化膜４，５を除去
し、新たにゲート酸化膜２８，２８′を500Å形
成する。しかるのち表面にポリシリコン膜を
6000Å付着させ、写真蝕刻技術によりゲート電
極２９，２９′を形成する（第２図ｈ）。
(9) 次にＰ−MOS側をホトレジスト膜で覆いリ
ンイオンを拡散しＰウエル領域にＮ−MOS用
のソース３０′、ドレイン３０を形成する。次
にＮ−MOS側もホトレジスト膜で覆いボロン
イオンを注入しＰ−MOSのソース３１′、ドレ
イン３１を形成する（第２図ｉ）。
ンイオンを拡散しＰウエル領域にＮ−MOS用
のソース３０′、ドレイン３０を形成する。次
にＮ−MOS側もホトレジスト膜で覆いボロン
イオンを注入しＰ−MOSのソース３１′、ドレ
イン３１を形成する（第２図ｉ）。
(10) 以上で機能部分は形成されたが、次に表面に
リンガラス膜３２を6000Å被着させ、その後そ
れぞれのトランジスタのソース、ドレイン部に
開孔を設け、電極金属を付着させ、パターン化
すればＰ−MOSの電極３３，３３′およびＮ−
MOSの電極３４，３４′が得られ、相補型絶縁
ゲート型電界効果トランジスタは完成する。
リンガラス膜３２を6000Å被着させ、その後そ
れぞれのトランジスタのソース、ドレイン部に
開孔を設け、電極金属を付着させ、パターン化
すればＰ−MOSの電極３３，３３′およびＮ−
MOSの電極３４，３４′が得られ、相補型絶縁
ゲート型電界効果トランジスタは完成する。
以上本発明の一実施例によればチヤンネルスト
ツパー用の不純物の導入は第２図ｄに示したとお
りホトレジスト工程を一工程で済ませることがで
き、従来のようにＮ−MOS，Ｐ−MOSの２工程
の必要はない。しかもその他の工程はすべてセル
フアラインにより実施することができると云う特
徴を有するためチヤンネルストツパー用の不純物
導入のためのホトレジスト工程を２回行うことに
より引き起された目合せずれはなくなり特性の向
上と小型化、ひいては集積度の向上を達成するこ
とができた。
ツパー用の不純物の導入は第２図ｄに示したとお
りホトレジスト工程を一工程で済ませることがで
き、従来のようにＮ−MOS，Ｐ−MOSの２工程
の必要はない。しかもその他の工程はすべてセル
フアラインにより実施することができると云う特
徴を有するためチヤンネルストツパー用の不純物
導入のためのホトレジスト工程を２回行うことに
より引き起された目合せずれはなくなり特性の向
上と小型化、ひいては集積度の向上を達成するこ
とができた。
また工数を要する写真蝕刻工程を一工程にへら
すことができたことは生産上からも効果が大であ
る。
すことができたことは生産上からも効果が大であ
る。
なお、Ｐ−MOS、Ｎ−MOSの製造順序は本実
施例ではＮ−MOS、Ｐ−MOSの順序に行つたが
逆に行つても差支えないことは言うまでもない。
施例ではＮ−MOS、Ｐ−MOSの順序に行つたが
逆に行つても差支えないことは言うまでもない。
以上説明したとおり、本発明によれば寄生効果
防止対策の施され、小型化、高密度化された半導
体装置を容易に得ることができる。
防止対策の施され、小型化、高密度化された半導
体装置を容易に得ることができる。
第１図ａ〜ｈは従来の半導体基板の製造方法を
示す工程別断面図、第２図ａ〜ｊは本発明の一実
施例による半導体基板の製造方法を示す工程別断
面図である。 １……半導体基板、２……Ｐウエル、３……薄
いシリコン酸化膜、３′，３″……第１のシリコン
酸化膜、７，７′，７″……厚いシリコン酸化膜、
２１，２１′，２１″……第２のシリコン酸化膜、
２４，２４′……第３のシリコン酸化膜、２７，
２７′，２７″……厚いシリコン酸化膜、１１，１
１′，２８，２８′……ゲート用シリコン酸化膜、
６，６′，６″，２３，２３′……ホトレジスト膜、
４，５……第１シリコン窒化膜、２２，２２′，
２２″……第２シリコン窒化膜、８，８′，９，
９′，９″，２５，２５′，２６′，２６″……チヤ
ンネルストツパー、１２，１２′，２９，２９′…
…ポリシリコンゲート電極、１３，１４，３０，
３１……ドレイン、１３′，１４′，３０′，３
１′……ソース、１５，３２……リンガラス、１
６，１６′，１７，１７′，３３，３３′，３４，
３４′……電極。
示す工程別断面図、第２図ａ〜ｊは本発明の一実
施例による半導体基板の製造方法を示す工程別断
面図である。 １……半導体基板、２……Ｐウエル、３……薄
いシリコン酸化膜、３′，３″……第１のシリコン
酸化膜、７，７′，７″……厚いシリコン酸化膜、
２１，２１′，２１″……第２のシリコン酸化膜、
２４，２４′……第３のシリコン酸化膜、２７，
２７′，２７″……厚いシリコン酸化膜、１１，１
１′，２８，２８′……ゲート用シリコン酸化膜、
６，６′，６″，２３，２３′……ホトレジスト膜、
４，５……第１シリコン窒化膜、２２，２２′，
２２″……第２シリコン窒化膜、８，８′，９，
９′，９″，２５，２５′，２６′，２６″……チヤ
ンネルストツパー、１２，１２′，２９，２９′…
…ポリシリコンゲート電極、１３，１４，３０，
３１……ドレイン、１３′，１４′，３０′，３
１′……ソース、１５，３２……リンガラス、１
６，１６′，１７，１７′，３３，３３′，３４，
３４′……電極。
Claims (1)
- １ 一導電型の半導体基板に該半導体基板主表面
に露出する逆導電型領域を選択的に形成する工程
と、該逆導電型領域並びに一導電型領域の活性領
域形成部表面上に第１の酸化膜を形成し、さらに
該第１の酸化膜上に第１の窒化膜を形成する工程
と、前記第１の酸化膜と第１の窒化膜の形成され
た半導体基板上に第２の酸化膜を形成する工程
と、該第２の酸化膜上に第２の窒化膜を形成する
工程と、前記一導電型領域部上の前記第２の窒化
膜上に選択的にホトレジスト膜を形成する工程
と、該ホトレジスト膜をマスクにして前記逆導電
型領域部の前記第２の窒化膜を除去する工程と、
前記逆導電型領域部の不活性領域に、前記ホトレ
ジスト膜および選択的に残された前記第２の窒化
膜と活性領域に形成された前記第１の窒化膜をマ
スクにして逆導電型の不純物を導入する工程と、
前記ホトレジスト膜を除去した後、前記導電型領
域の不活性領域に前記第２の酸化膜より厚い第３
の酸化膜を形成する工程と、前記第２の窒化膜を
除去する工程と、前記一導電型領域部の不活性領
域に前記第３の酸化膜と活性領域に形成された前
記第１の窒化膜をマスクにして一導電型の不純物
を導入する工程と、基板を熱酸化し窒化膜のない
薄い酸化膜領域に厚い酸化膜を形成するとともに
チヤンネルストツパーを形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048673A JPS58165370A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048673A JPS58165370A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58165370A JPS58165370A (ja) | 1983-09-30 |
| JPS6410103B2 true JPS6410103B2 (ja) | 1989-02-21 |
Family
ID=12809836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048673A Granted JPS58165370A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58165370A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3340560A1 (de) * | 1983-11-09 | 1985-05-15 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum gleichzeitigen herstellen von schnellen kurzkanal- und spannungsfesten mos-transistoren in vlsi-schaltungen |
| JPS6144456A (ja) * | 1984-08-09 | 1986-03-04 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1982
- 1982-03-26 JP JP57048673A patent/JPS58165370A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58165370A (ja) | 1983-09-30 |
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