JPS58165370A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58165370A JPS58165370A JP57048673A JP4867382A JPS58165370A JP S58165370 A JPS58165370 A JP S58165370A JP 57048673 A JP57048673 A JP 57048673A JP 4867382 A JP4867382 A JP 4867382A JP S58165370 A JPS58165370 A JP S58165370A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特に相補型絶
縁ゲート重電界効果トランジスタのチャンネルストッパ
ーの形成方法に関する。
縁ゲート重電界効果トランジスタのチャンネルストッパ
ーの形成方法に関する。
半導体基板と絶縁膜が接している場合、その境界面に基
板と逆導電型の反転チャンネルが誘起される。このため
逆電流や漏洩電流が大きくなり、素子の特性を低下させ
る原因となっていた。この問題に対し従来トランジスタ
のような個別半導体に対しては各種対策がとられている
。一方集積回路については個別゛素子の場合と異なり、
高集積化、高速、炭化、高耐圧化などの要求のため、各
素子間の寄生効果が問題となってきた。この寄生効果と
しては被着された絶縁膜に起因する寄生チャンネルによ
るものと、絶縁膜が被着された基板上に配線層を形成し
たこ゛とによる寄生ＭＯ８効果による寄生チャンネルに
よるものとがある。従来これらの寄生チャンネル阻止手
段として最も多く用いられているのはチャンネル・スト
ッパーの形成である。従米相補屋絶縁ゲート型電界効果
トランジス夕のチャンネルストッパーの形成は一般的に
第１図に示す工程により形成されている０すなわちＮ減
半導体基板１０表面にシリコン酸化膜をマスクとしてボ
ロンイオンをイオン注入法により注入し、Ｐウェル２を
形成する。その後に表面の酸化膜を除去する（第１図（
＆））。
板と逆導電型の反転チャンネルが誘起される。このため
逆電流や漏洩電流が大きくなり、素子の特性を低下させ
る原因となっていた。この問題に対し従来トランジスタ
のような個別半導体に対しては各種対策がとられている
。一方集積回路については個別゛素子の場合と異なり、
高集積化、高速、炭化、高耐圧化などの要求のため、各
素子間の寄生効果が問題となってきた。この寄生効果と
しては被着された絶縁膜に起因する寄生チャンネルによ
るものと、絶縁膜が被着された基板上に配線層を形成し
たこ゛とによる寄生ＭＯ８効果による寄生チャンネルに
よるものとがある。従来これらの寄生チャンネル阻止手
段として最も多く用いられているのはチャンネル・スト
ッパーの形成である。従米相補屋絶縁ゲート型電界効果
トランジス夕のチャンネルストッパーの形成は一般的に
第１図に示す工程により形成されている０すなわちＮ減
半導体基板１０表面にシリコン酸化膜をマスクとしてボ
ロンイオンをイオン注入法により注入し、Ｐウェル２を
形成する。その後に表面の酸化膜を除去する（第１図（
＆））。
次に表面に薄いシリコン酸化膜３を形成しその上にＯＶ
Ｄ法によりシリコン窒化膜を約２０００１付着させ、そ
の後Ｐ−ＭＯ８，Ｎ−ＭＯ８の形成領域、すなわち活性
領域上のシリコン窒化＃４および５をのこし池のシリコ
ン窒化膜を除去する。
Ｄ法によりシリコン窒化膜を約２０００１付着させ、そ
の後Ｐ−ＭＯ８，Ｎ−ＭＯ８の形成領域、すなわち活性
領域上のシリコン窒化＃４および５をのこし池のシリコ
ン窒化膜を除去する。
（第１図（ｂ））。次にＰウェル領域以外をホトレジス
ト膜６，６′で覆いＰウェル領域にボロンイオンをイオ
ン注入法により注入する。しかるとさけシリコン窒化膜
はボロンイオン注入のときマスクとして働くのでシリ・
ン１ム化膜の両側にのみボ・・１： ンイオンを注入することｉ＝できる（第１図（Ｃ））。
ト膜６，６′で覆いＰウェル領域にボロンイオンをイオ
ン注入法により注入する。しかるとさけシリコン窒化膜
はボロンイオン注入のときマスクとして働くのでシリ・
ン１ム化膜の両側にのみボ・・１： ンイオンを注入することｉ＝できる（第１図（Ｃ））。
次にホトレジスト膜を除太し新たにＰウェル領域４をｔ
ｈ）２ジ。膜６＞’−い、ｙイオ、をイオ。
ｈ）２ジ。膜６＞’−い、ｙイオ、をイオ。
注入する。。しかるときはＰ−ＭＯ８形成領域の周囲表
面にリンイオン注入領域が形成できる（第１図（ｄ））
。次にホトレジスト膜６“を除去し、熱酸化をする。し
かるときｔｉＮ−ＭＯＳ、Ｐ−ＭＯ８形成領域はシリコ
ン窒化膜５．４がマスクとなり酸化膜は成長しないが、
その他の部分には厚いシリコン酸化膜７．７’ 、７”
が形成される。またさきにイオン注入法により各領域に
注入した不純物は拡散し％Ｐウェル領域２のシリコン酸
化膜の下にはＰ＋不純物領域８，８′が形成でき、その
他のシリコン酸化膜の下にはＮ＋不純物領域９゜９′、
９”が形成できる（第１図（ｅ））。
面にリンイオン注入領域が形成できる（第１図（ｄ））
。次にホトレジスト膜６“を除去し、熱酸化をする。し
かるときｔｉＮ−ＭＯＳ、Ｐ−ＭＯ８形成領域はシリコ
ン窒化膜５．４がマスクとなり酸化膜は成長しないが、
その他の部分には厚いシリコン酸化膜７．７’ 、７”
が形成される。またさきにイオン注入法により各領域に
注入した不純物は拡散し％Ｐウェル領域２のシリコン酸
化膜の下にはＰ＋不純物領域８，８′が形成でき、その
他のシリコン酸化膜の下にはＮ＋不純物領域９゜９′、
９”が形成できる（第１図（ｅ））。
次にＮ−ＭＯＳ、Ｐ−１１（０８形成領域上のシリコン
窒化膜およびシリコン酸化膜を除去し、新たにゲー）ｄ
化膜１１，１１’を形成、その上にポリシリコ／膜を約
５ｏｏｏＸ付着させ写真蝕刻技術′： によりポリシリうン電極１２．１２’を形成する「。
窒化膜およびシリコン酸化膜を除去し、新たにゲー）ｄ
化膜１１，１１’を形成、その上にポリシリコ／膜を約
５ｏｏｏＸ付着させ写真蝕刻技術′： によりポリシリうン電極１２．１２’を形成する「。
（゛第１図（ｆ））。′シ・ソ為るのちホトレジスト膜
でＰ−ＭＯ８領域を覆いリンイオンを注入しＮ−ＭＯＳ
のソース１４’およびドレイン１４を形成する。
でＰ−ＭＯ８領域を覆いリンイオンを注入しＮ−ＭＯＳ
のソース１４’およびドレイン１４を形成する。
逆にＮ−ＭＯ８領域を覆いボロンイオンを注入しＰ−Ｍ
ＯＳのソース１３′とドレイン１３を形成する。このと
き厚いポリシリコン膜１２’、１２はマスクとして働ら
く（第１図億））。次に表面をリンガラス１５で覆いト
ランジスタのソース、ドレイン部に開孔し電極金属を付
着、パターン化するとき電極１６．１６’、１７．１７
’が形成され相補型絶縁ゲート聾電界効果トランジスタ
が得られる（第１図（ｈ））。
ＯＳのソース１３′とドレイン１３を形成する。このと
き厚いポリシリコン膜１２’、１２はマスクとして働ら
く（第１図億））。次に表面をリンガラス１５で覆いト
ランジスタのソース、ドレイン部に開孔し電極金属を付
着、パターン化するとき電極１６．１６’、１７．１７
’が形成され相補型絶縁ゲート聾電界効果トランジスタ
が得られる（第１図（ｈ））。
しかるに上記したように従来の相補臘絶縁ゲート型電界
効果トランどスタの製造工程では第１−（Ｃ）および第
１図（ｄ）に示したようにチャンネルストッパー形成の
ため２回のホトレジスト工程が必要である。従ってこの
２回のホトレジスト工程では目合せにずれを生じその境
界部でチャンネルストッパーの効果が失われる。従って
境界部には余裕をとることとなり小屋化が困難となる。
効果トランどスタの製造工程では第１−（Ｃ）および第
１図（ｄ）に示したようにチャンネルストッパー形成の
ため２回のホトレジスト工程が必要である。従ってこの
２回のホトレジスト工程では目合せにずれを生じその境
界部でチャンネルストッパーの効果が失われる。従って
境界部には余裕をとることとなり小屋化が困難となる。
また写真蝕刻工程は最も工数のかかる工程の丸め２工程
は生産技術から考えて屯好ましいものではないと言う問
題があった。
は生産技術から考えて屯好ましいものではないと言う問
題があった。
従って本発明は以上の問題点に対処してなされたもので
１回の写真蝕刻工程によりＮチャンネルおよびＰチャン
ネルストッパーが形成でき、しかもセルファラインによ
って形成できる小型化高集積化の進んだ半導体装置の製
造方法を提供するにある。
１回の写真蝕刻工程によりＮチャンネルおよびＰチャン
ネルストッパーが形成でき、しかもセルファラインによ
って形成できる小型化高集積化の進んだ半導体装置の製
造方法を提供するにある。
本発明では、−導電型の半導体基板に該半導体基板主表
面に露出せる逆導電型領域を形成する工程と、該逆導電
型領域並びに−導電型領域の活性領域形成部表面上に窒
化膜を形成する工程と、上記半導体基板上に′第１の酸
化膜を形成する工程と、該第１の酸化膜上に窒化膜を形
成する工程と、前記逆導電型領域上の該窒化膜を除去し
、しかる後に前記逆導電型領域に逆導電麗の不純物を導
入する工程と、前記逆導電型領域上に前記第１の酸化膜
より厚い第２の酸化膜を形成する工程と、しかる後に前
記窒化膜を除去して前記半導体基板に一導電ＭＯ不純物
を導入する工程とを有することを特徴とする半導体装置
の製造方法にある。
面に露出せる逆導電型領域を形成する工程と、該逆導電
型領域並びに−導電型領域の活性領域形成部表面上に窒
化膜を形成する工程と、上記半導体基板上に′第１の酸
化膜を形成する工程と、該第１の酸化膜上に窒化膜を形
成する工程と、前記逆導電型領域上の該窒化膜を除去し
、しかる後に前記逆導電型領域に逆導電麗の不純物を導
入する工程と、前記逆導電型領域上に前記第１の酸化膜
より厚い第２の酸化膜を形成する工程と、しかる後に前
記窒化膜を除去して前記半導体基板に一導電ＭＯ不純物
を導入する工程とを有することを特徴とする半導体装置
の製造方法にある。
また本発明は、−導電盤の半導体基板に逆導電型のウェ
ルを形成する工程と、相補型電界効果トランジスタを形
成する領域上に選択的に第１の窒化膜を形成し、咳第１
の窒化膜上に例えばＯＶＤ法により第１の酸化膜を形成
し、該第１の酸化膜上に第２の窒化膜を形成する工程と
、前記相Ｎ型絶縁ゲー）Ｗ電界効果トランジスタの何れ
か一方の電界効果トランジスタを形成する領域上の前記
第２の窒化膜を選択除去する工程と、前記第２の窒化膜
を除去した領域の半導体基板にイオン注入法によりチャ
ンネルストッパーを形成する工程と、前記残留している
第１および第２の窒化膜をマスクとして熱酸化し第２の
窒化膜の除去領域に第２の酸化膜を形成する工程と、前
記残された第２の窒化膜を除去する工程と、前記相祷型
絶縁ゲート截電界効果Ｆランジスタの他方の電界効果ト
ランジスタを形成する領域の半導体基板にイオン注入法
によりチャンネルストッパーを形成する工程と、前記第
１の窒化膜を・〜りと）Ｌ゛て熱酸化をし、第３の酸化
膜を形成すると共に第２の酸化膜を成長せしめる工程と
を含むことを特徴とする半導体装置の製造方法にある。
ルを形成する工程と、相補型電界効果トランジスタを形
成する領域上に選択的に第１の窒化膜を形成し、咳第１
の窒化膜上に例えばＯＶＤ法により第１の酸化膜を形成
し、該第１の酸化膜上に第２の窒化膜を形成する工程と
、前記相Ｎ型絶縁ゲー）Ｗ電界効果トランジスタの何れ
か一方の電界効果トランジスタを形成する領域上の前記
第２の窒化膜を選択除去する工程と、前記第２の窒化膜
を除去した領域の半導体基板にイオン注入法によりチャ
ンネルストッパーを形成する工程と、前記残留している
第１および第２の窒化膜をマスクとして熱酸化し第２の
窒化膜の除去領域に第２の酸化膜を形成する工程と、前
記残された第２の窒化膜を除去する工程と、前記相祷型
絶縁ゲート截電界効果Ｆランジスタの他方の電界効果ト
ランジスタを形成する領域の半導体基板にイオン注入法
によりチャンネルストッパーを形成する工程と、前記第
１の窒化膜を・〜りと）Ｌ゛て熱酸化をし、第３の酸化
膜を形成すると共に第２の酸化膜を成長せしめる工程と
を含むことを特徴とする半導体装置の製造方法にある。
以下この発明の具体的実施例について図面を参照し説明
する。
する。
第２図（ａ）〜（ｊ）は本発明の一実施例による半導体
装置の製造方法を示す工程別断面図である。以下工程を
おって説明する。
装置の製造方法を示す工程別断面図である。以下工程を
おって説明する。
（１）Ｎ型半導体基鈑１の表面にシリコン酸化膜をマス
クとしてボリンイオンをイオン注入法により注入してＰ
ウェル２を形成し、その後表面の酸化膜を除去する（第
１図（ａ））。
クとしてボリンイオンをイオン注入法により注入してＰ
ウェル２を形成し、その後表面の酸化膜を除去する（第
１図（ａ））。
（２） 表面に薄いシリコン酸化膜を形成しその上に
ＯＶＤ法により第１のシリコン窒化膜を２０００１形成
し、次に写真蝕刻技術によりＮ−ＭＯＳ。
ＯＶＤ法により第１のシリコン窒化膜を２０００１形成
し、次に写真蝕刻技術によりＮ−ＭＯＳ。
Ｐ−ＭＯ８形成領域すなわち活性領域、以外のシリコン
窒化膜を一夫し、シリコン窒化ｉｌｌのパターン４およ
び５を形成する。３１および３〃はシリ・ン窒化１１１
−Ｆ”１のシリ・ン酸化膜である・１・′：、し） （第２図（ｂ））。
窒化膜を一夫し、シリコン窒化ｉｌｌのパターン４およ
び５を形成する。３１および３〃はシリ・ン窒化１１１
−Ｆ”１のシリ・ン酸化膜である・１・′：、し） （第２図（ｂ））。
（３）次にｏｖ’ｎ法により上記表面に第１のシリコン
酸化！１１１２１をｓｏｏ、ｉ、その上に重ねて第２の
シリコン窒化膜２２を２ｏｏｏ１を形成し、更にホトレ
ジスト膜２３を被着する（第２図（Ｃ））。
酸化！１１１２１をｓｏｏ、ｉ、その上に重ねて第２の
シリコン窒化膜２２を２ｏｏｏ１を形成し、更にホトレ
ジスト膜２３を被着する（第２図（Ｃ））。
（４） 次にＰウェル領域上のホトレジストを＃夫、
この領域上の第２のシリコン窒化膜を除去する。
この領域上の第２のシリコン窒化膜を除去する。
２２’、２２“は惰った窒化シリコン膜、２３’。
２３“は同じく残ったホトレジスト膜である。
次にイオン注入法によってボロンイオン注入する。しか
るときはボ田ンイオンは薄い第１Ｌ：ＤＩ！！Ｉ化膜を
通して注入される（′ｉｓ２図（ｄ））。
るときはボ田ンイオンは薄い第１Ｌ：ＤＩ！！Ｉ化膜を
通して注入される（′ｉｓ２図（ｄ））。
（５） 次にホトレジスト膜２３’、２３”を除！、
熱酸化をしＰウェル領域に約ａｏｏｏＸの第２のシリコ
ン酸化膜２４．２４’を形成する。他の部分はシリコン
窒化膜２２’ 、５，２２“が耐酸化マスクとして榊く
ので厚いシリコン酸化膜は形成されない（第２図（・）
）。
熱酸化をしＰウェル領域に約ａｏｏｏＸの第２のシリコ
ン酸化膜２４．２４’を形成する。他の部分はシリコン
窒化膜２２’ 、５，２２“が耐酸化マスクとして榊く
ので厚いシリコン酸化膜は形成されない（第２図（・）
）。
（６） 次にＰ−ＭＯ８形成領域のシリコン窒化膜２
２’、２２“を除去し、イオン注入法によりリンイオン
を注入する。このときシリコン窒化膜４および５並びに
前工程で形成したＰウェル上の厚い漕化膜２４．２４’
はマスクとして遁〈のでこの部分にはリンイオンは注入
もれない（第２図（ｆ））。
２’、２２“を除去し、イオン注入法によりリンイオン
を注入する。このときシリコン窒化膜４および５並びに
前工程で形成したＰウェル上の厚い漕化膜２４．２４’
はマスクとして遁〈のでこの部分にはリンイオンは注入
もれない（第２図（ｆ））。
（７） 次に前記基板を熱酸化し第１の窒化膜の存在
する領域並びに第２の酸化膜のない領域に厚い第３のシ
リコン酸化［２７，２７１，２７“を形成する。しかる
ときはＰウェル領域のシリコン１１化膜の下にはＰ＋の
チャンネルストッパー２５．２５’ 、Ｐ−ＭＯ８領域
の厚イシリコン酸化膜の下にはチャンネルストッパー２
６゜２６’、２６“が形成される（第２図（２））。
する領域並びに第２の酸化膜のない領域に厚い第３のシ
リコン酸化［２７，２７１，２７“を形成する。しかる
ときはＰウェル領域のシリコン１１化膜の下にはＰ＋の
チャンネルストッパー２５．２５’ 、Ｐ−ＭＯ８領域
の厚イシリコン酸化膜の下にはチャンネルストッパー２
６゜２６’、２６“が形成される（第２図（２））。
（８） Ｎ −Ｍ Ｏ８オよびＰ−ＭＯ８形成領域上
ノシリコン酸化酸化よびシリコン窒化膜４，５を除去し
、新たにゲート酸化＄２８．２８’ｔ−５００１形成す
る。しかるのち表面にポリシリコン膜を５ｏｏｏｉ付着
させ、写真蝕刻技術によりゲート電極２９．２９’を形
成する（１２図（ｈ））。
ノシリコン酸化酸化よびシリコン窒化膜４，５を除去し
、新たにゲート酸化＄２８．２８’ｔ−５００１形成す
る。しかるのち表面にポリシリコン膜を５ｏｏｏｉ付着
させ、写真蝕刻技術によりゲート電極２９．２９’を形
成する（１２図（ｈ））。
（９） 次ＫＰ−ＭＯＢ＠をホトレジスト膜で覆いリ
ンイオンを拡散しＰウェル領域にＮ−ＭＯＳ用のソース
３０′、ドレイン３ｏを形成する。次にＮ−ＭＯＳ側を
ホトレジスト膜で覆いボ四ンイオンを注入しＰ−Ｍ％Ｊ
８のソース３１′、ドレイン３１を形成する（第２図（
１））。
ンイオンを拡散しＰウェル領域にＮ−ＭＯＳ用のソース
３０′、ドレイン３ｏを形成する。次にＮ−ＭＯＳ側を
ホトレジスト膜で覆いボ四ンイオンを注入しＰ−Ｍ％Ｊ
８のソース３１′、ドレイン３１を形成する（第２図（
１））。
α０）以上で機能部分は形成されたが、次に表面にリン
ガラス膜３２を５ｏｏｏＸ被着させ、丈の後それぞれの
トランジスタのソース、ドレイン部に開孔を設け、電極
金属を付着させ、パターン化すればＰ−ＭＯ８の電極３
３．３３’および、Ｎ −Ｍ ０８の電極３４．３４’
が得られ、相補型絶縁ゲート型電界効果トランジスタは
完成す用の不純物の導入は第２図（ｄ）に示したとおり
ホトレジスト工程を一工程で−ませることができ、従来
のようにＮ・−ＭＯ８，Ｐ−ＭＯ８の２工程の必要はな
い。しかもその他の工程ｉすべて七ルアアラインにより
実施する臣）′：１″、！、ができると云う特徴を有す
るためチャンネル基ＩｌｌＩｇｌｌｌ’ｌ’ｌ）ツバ−
用の不純物導入・′ □。
ガラス膜３２を５ｏｏｏＸ被着させ、丈の後それぞれの
トランジスタのソース、ドレイン部に開孔を設け、電極
金属を付着させ、パターン化すればＰ−ＭＯ８の電極３
３．３３’および、Ｎ −Ｍ ０８の電極３４．３４’
が得られ、相補型絶縁ゲート型電界効果トランジスタは
完成す用の不純物の導入は第２図（ｄ）に示したとおり
ホトレジスト工程を一工程で−ませることができ、従来
のようにＮ・−ＭＯ８，Ｐ−ＭＯ８の２工程の必要はな
い。しかもその他の工程ｉすべて七ルアアラインにより
実施する臣）′：１″、！、ができると云う特徴を有す
るためチャンネル基ＩｌｌＩｇｌｌｌ’ｌ’ｌ）ツバ−
用の不純物導入・′ □。
のためのホトレジスト工程を２回行うことにより引き起
された目金せずれはなくなり特性の向上と小型化、ひい
ては集積度の向上を達成することができた。
された目金せずれはなくなり特性の向上と小型化、ひい
ては集積度の向上を達成することができた。
また工数を要する写真蝕刻工程を一工程にへらすことが
できたことは生産上からも効果が大である〇 なおＰ−ＭＯ８，Ｎ−ＭＯ８の製造順序は本実施例では
Ｎ−ＭＯ８，Ｐ−ＭＯ８の順序に行つたが逆に行っても
差支えないことは言うまでもない。
できたことは生産上からも効果が大である〇 なおＰ−ＭＯ８，Ｎ−ＭＯ８の製造順序は本実施例では
Ｎ−ＭＯ８，Ｐ−ＭＯ８の順序に行つたが逆に行っても
差支えないことは言うまでもない。
以上説明したとおり、本発明によれば寄生効果防止対策
の施され、小屋化、高密度化され九半導体装置を容易に
得ることができる。
の施され、小屋化、高密度化され九半導体装置を容易に
得ることができる。
Ｉｓ１図（ａ）〜（６）、は従来の半導体装置の製造方
法を示す工程別断面図、第２図（ａ）〜（ｊ）は本発明
の一実施例による半導体装置の製造方法を示す工程別断
面図である。：１１叫５ ）′、、４（ ｌ・・・・・・半導体゛基板、２・・・・・・Ｐウェル
、３．３’。 ３“、７．７’、７“・・・・・・シリコン酸化膜、２
１゜２１’ 、２１”・・・・・・第１シリコン酸化膜
％２４゜２４′・・・・・・第２シリコン酸化膜、ｊ７
．２７’。 ２７“・・・・・・第３シリコン酸化膜、ｉｆ、１１’
。 ２８．２８’°・・・・・ゲート用シリコン酸化膜、６
゜６’ 、６’、２３．２３’・・・・・・ホトレジス
ト膜、４゜５・・・・・・第１シリコン窒化膜％ ２２
，２２’ 、２２”・・・・・・第２シリコン窒化膜、
８．８’、９．９’、９“・２５．２５’ 、２６’
、２６”・・・・・・チャンネルストッパー、１２．１
２’ 、２９．２９’・・・・・・ポリシリコンゲート
電極、１３，１４．３（）、３１・・・・・・ドレイン
、１３’ 、１４’ 、３０’ 、３１’・・・・・・
ソース、１５．３２・・・・・・リンガラス、１６．１
６’ 、１７゜１７’ 、 ３３．３３’ 、 ３４．
３４’・・・・・・電極。 手続補正書（ｔｈ発） 特許庁長官 殿 １、事件の表示 昭和５７年 特許 願第０４８６
７３号２、発−の名称 半導体装置の製造方法３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 □、、、 ４、代理人 ） 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル１１１１１ 日本電気株式会社内 （６５９１） 弁理士 内 原 晋＆ 補正の対
象 （１） 明細書の［発明の詳細な説明の楠」（２）図
面 ６、＠正の内容 口）明細書の「発明の詳細な説明の−」中８負９行目の
［（第１図（ａ） ） Ｊを「（第２図（ａ） ） Ｊ
と補正する。 （２） 図面鮪２図Ｕ）を本補正書添付の図面第２図
（ｊ）のとおシ補正する。
法を示す工程別断面図、第２図（ａ）〜（ｊ）は本発明
の一実施例による半導体装置の製造方法を示す工程別断
面図である。：１１叫５ ）′、、４（ ｌ・・・・・・半導体゛基板、２・・・・・・Ｐウェル
、３．３’。 ３“、７．７’、７“・・・・・・シリコン酸化膜、２
１゜２１’ 、２１”・・・・・・第１シリコン酸化膜
％２４゜２４′・・・・・・第２シリコン酸化膜、ｊ７
．２７’。 ２７“・・・・・・第３シリコン酸化膜、ｉｆ、１１’
。 ２８．２８’°・・・・・ゲート用シリコン酸化膜、６
゜６’ 、６’、２３．２３’・・・・・・ホトレジス
ト膜、４゜５・・・・・・第１シリコン窒化膜％ ２２
，２２’ 、２２”・・・・・・第２シリコン窒化膜、
８．８’、９．９’、９“・２５．２５’ 、２６’
、２６”・・・・・・チャンネルストッパー、１２．１
２’ 、２９．２９’・・・・・・ポリシリコンゲート
電極、１３，１４．３（）、３１・・・・・・ドレイン
、１３’ 、１４’ 、３０’ 、３１’・・・・・・
ソース、１５．３２・・・・・・リンガラス、１６．１
６’ 、１７゜１７’ 、 ３３．３３’ 、 ３４．
３４’・・・・・・電極。 手続補正書（ｔｈ発） 特許庁長官 殿 １、事件の表示 昭和５７年 特許 願第０４８６
７３号２、発−の名称 半導体装置の製造方法３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 □、、、 ４、代理人 ） 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル１１１１１ 日本電気株式会社内 （６５９１） 弁理士 内 原 晋＆ 補正の対
象 （１） 明細書の［発明の詳細な説明の楠」（２）図
面 ６、＠正の内容 口）明細書の「発明の詳細な説明の−」中８負９行目の
［（第１図（ａ） ） Ｊを「（第２図（ａ） ） Ｊ
と補正する。 （２） 図面鮪２図Ｕ）を本補正書添付の図面第２図
（ｊ）のとおシ補正する。
Claims (1)
- 一導電型の半導体基板に腋半導体基板主表面に露出せる
逆導電型領域を形成する工程と、骸逆導電聾領域並びに
−導電製領域の活性領域形成部表面上に窒化膜を形成す
る工程と、上記半導体基板上に第１の酸化膜を形成する
工程と、鋏第１の酸化膜上に窒化膜を形成する工程と、
前記逆導電製領域上の該窒化膜を除去し、しかる後に前
記逆導電型領域に逆導電型の不純物を導入する工程と、
前記逆導電型領域上に前記第１の酸化膜より厚い第２の
酸化膜を形成する工程と、しかる後に前記窒化膜を除去
して前記半導体基板に一導電型の不純物を導入する工程
とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048673A JPS58165370A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048673A JPS58165370A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58165370A true JPS58165370A (ja) | 1983-09-30 |
| JPS6410103B2 JPS6410103B2 (ja) | 1989-02-21 |
Family
ID=12809836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048673A Granted JPS58165370A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58165370A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116165A (ja) * | 1983-11-09 | 1985-06-22 | シーメンス、アクチエンゲゼルシヤフト | 超高密度集積回路のｍｏｓトランジスタの製造方法 |
| JPS6144456A (ja) * | 1984-08-09 | 1986-03-04 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1982
- 1982-03-26 JP JP57048673A patent/JPS58165370A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116165A (ja) * | 1983-11-09 | 1985-06-22 | シーメンス、アクチエンゲゼルシヤフト | 超高密度集積回路のｍｏｓトランジスタの製造方法 |
| JPS6144456A (ja) * | 1984-08-09 | 1986-03-04 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6410103B2 (ja) | 1989-02-21 |
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