JPS6144456A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H—ELECTRICITY
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に相補型半導
体装置の製造方法の改良に関する。
体装置の製造方法の改良に関する。
近時、大規模な半導体集積回路装置（ＩＣ）においては
、回路が動作していない時、即ち静的状態に於ける消費
電力がほぼ”０”であるという特徴を存し消費電力の大
幅な低減が図れる、相補型のＭＯＳ ＩＣ（０ＭＯ３
ＩＣ）が多く用いら 。
、回路が動作していない時、即ち静的状態に於ける消費
電力がほぼ”０”であるという特徴を存し消費電力の大
幅な低減が図れる、相補型のＭＯＳ ＩＣ（０ＭＯ３
ＩＣ）が多く用いら 。
れる。
該ＣＭ ＯＳ Ｉ Ｃにおいて動作速度を向上させる
ためにショートチャネル化が図られているが、この場合
、闇値電圧の制御及びバンチスルー現象の防止は、両翼
電型ウェルを形成することにより行われている。
ためにショートチャネル化が図られているが、この場合
、闇値電圧の制御及びバンチスルー現象の防止は、両翼
電型ウェルを形成することにより行われている。
またＣＭＯＳ ＩＣにおいては素子間の分離を完全に
するために両翼電型のチャネルス）７バを形成する必要
がある。
するために両翼電型のチャネルス）７バを形成する必要
がある。
これらの点からＣＭＯＳ ＩＣの製造工程は、通常の
単一チャネルＭＯＳＩＧに比べて大幅に複雑化するので
、その簡略化が強く要望されている。
単一チャネルＭＯＳＩＧに比べて大幅に複雑化するので
、その簡略化が強く要望されている。
従来の上記ショートチャネルＣＭＯ３ＩＣは第３図（ａ
ｌ〜（ｈ）に示すような製造工程により形成されていた
。
ｌ〜（ｈ）に示すような製造工程により形成されていた
。
第３図（ａ）参照
即ちｎ−型シリコン基板１上に薄い酸化シリコン（Ｓｉ
Ｏよ）膜２を形成し、該５ｉＯｚ膜２上に窒化シリコン
（３４３Ｎ４）膜３を形成し、該ＳＩ３Ｎ４膜３上にｎ
チャネルトランジスタ形成領域４及びｐチャネルトラン
ジスタ形成領域５の上部をそれぞれ選択的に覆う素子領
域規定用レジスト・マスク６ａ及び６ｂを形成し、ドラ
イエツチングを行って５Ｌ３Ｎ４膜パターン３ａ及び３
ｂを形成する。（第１のマスク工程） 第３図（ｂ）参照 上記レジスト・マスク６ａ、６ｂを除去した後、該基板
上にｐウェル形成領域９の上部に開口を有するレジスト
・マスク８を形成し、該レジスト・マスク８の開口部か
ら選択的に５ｉ３Ｎａ膜パターン３ａ及びその下部の５
ｉＯｚ膜２を透過する程度の加速エネルギーで所定量の
硼素イオン（Ｂ゛）を注入し、ｐウェル形成領域９に硼
素導入領域１０を形成する。（第２のマスク工程）第３
図（Ｃ）参照 上記レジスト・マスク８を除去した後、該基板上にｎウ
ェル形成領域７の上部に開口を有するレジスト・マスク
１１を形成し、該レジスト・マスク１１の開口部から選
択的に５ｉｓＮｎ膜パターン３ｂ及びその下部のＳｉＯ
□膜２を透過する程度の加速エネルギーで所定量の燐イ
オン（Ｐｏ）を注入し、ｎウェル形成領域７に燐導入領
域１２を形成する。（第３のマスク工程） なお上記第２のマスク工程と第３のマスク工程の順序は
逆の場合もある。
Ｏよ）膜２を形成し、該５ｉＯｚ膜２上に窒化シリコン
（３４３Ｎ４）膜３を形成し、該ＳＩ３Ｎ４膜３上にｎ
チャネルトランジスタ形成領域４及びｐチャネルトラン
ジスタ形成領域５の上部をそれぞれ選択的に覆う素子領
域規定用レジスト・マスク６ａ及び６ｂを形成し、ドラ
イエツチングを行って５Ｌ３Ｎ４膜パターン３ａ及び３
ｂを形成する。（第１のマスク工程） 第３図（ｂ）参照 上記レジスト・マスク６ａ、６ｂを除去した後、該基板
上にｐウェル形成領域９の上部に開口を有するレジスト
・マスク８を形成し、該レジスト・マスク８の開口部か
ら選択的に５ｉ３Ｎａ膜パターン３ａ及びその下部の５
ｉＯｚ膜２を透過する程度の加速エネルギーで所定量の
硼素イオン（Ｂ゛）を注入し、ｐウェル形成領域９に硼
素導入領域１０を形成する。（第２のマスク工程）第３
図（Ｃ）参照 上記レジスト・マスク８を除去した後、該基板上にｎウ
ェル形成領域７の上部に開口を有するレジスト・マスク
１１を形成し、該レジスト・マスク１１の開口部から選
択的に５ｉｓＮｎ膜パターン３ｂ及びその下部のＳｉＯ
□膜２を透過する程度の加速エネルギーで所定量の燐イ
オン（Ｐｏ）を注入し、ｎウェル形成領域７に燐導入領
域１２を形成する。（第３のマスク工程） なお上記第２のマスク工程と第３のマスク工程の順序は
逆の場合もある。
第３図（ｄ＋参照
上記レジスト・マスク１１を除去した後、所定の高温ラ
ンニング処理を行って上記不純物導入領域１０、１２を
活性化再分布させ、所定深さのｎウェル１１０及びｎウ
ェル１１２を形成する。
ンニング処理を行って上記不純物導入領域１０、１２を
活性化再分布させ、所定深さのｎウェル１１０及びｎウ
ェル１１２を形成する。
第３図（ｅ）参照
該基板上に再びｐウェル１１０ｗ！域の上部に開口を有
するレジスト・マスク１３を形成し、該レジスト・マス
ク１３の開口部から選択的に５ｉｓＮ４膜パターン３ａ
を透過しない加速エネルギーで所定の高ドーズ量のＢ゛
を注入し、ｎウェル１１２の上層部に選択的にチャネル
ストッパとなる硼素導入領域１４を形成する。（第４の
マスク工程）第３図（ｆ）参照 上記レジスト・マスク１３を除去した後、該基板上に再
びｎウェル１１２領域の上部に開口を有するレジスト・
マスク１５を形成し、該レジスト・マスク１５の開口部
から選択的に５ｉｚＮ４膜パターン３ｂを透過しない加
速エネルギーで所定の高ドーズ量のＰｏを注入し、ｎウ
ェル１１２の上層部に選択的にチャネルストッパとなる
燐導入領域１６を形成する。（第５のマスク工程） なお上記第４のマスク工程と第５のマスク工程の順序は
逆の場合もある。
するレジスト・マスク１３を形成し、該レジスト・マス
ク１３の開口部から選択的に５ｉｓＮ４膜パターン３ａ
を透過しない加速エネルギーで所定の高ドーズ量のＢ゛
を注入し、ｎウェル１１２の上層部に選択的にチャネル
ストッパとなる硼素導入領域１４を形成する。（第４の
マスク工程）第３図（ｆ）参照 上記レジスト・マスク１３を除去した後、該基板上に再
びｎウェル１１２領域の上部に開口を有するレジスト・
マスク１５を形成し、該レジスト・マスク１５の開口部
から選択的に５ｉｚＮ４膜パターン３ｂを透過しない加
速エネルギーで所定の高ドーズ量のＰｏを注入し、ｎウ
ェル１１２の上層部に選択的にチャネルストッパとなる
燐導入領域１６を形成する。（第５のマスク工程） なお上記第４のマスク工程と第５のマスク工程の順序は
逆の場合もある。
第３図（ｇ）参照
上記レジスト・マスク１５を除去した後、トランジスタ
形成領域の上部を覆う５ｉｓＮａ膜パターン３ａ、３ｂ
をマスクにして選択熱酸化を行い素子間分離酸化シリコ
ン膜１７を形成する。この際前記、硼素導入領域１４及
び燐導入領域１６は活性化再分布して、ｐ型チャネルス
トフバ１１４及びｎ型チャネルストッパ１１６が形成さ
れる。
形成領域の上部を覆う５ｉｓＮａ膜パターン３ａ、３ｂ
をマスクにして選択熱酸化を行い素子間分離酸化シリコ
ン膜１７を形成する。この際前記、硼素導入領域１４及
び燐導入領域１６は活性化再分布して、ｐ型チャネルス
トフバ１１４及びｎ型チャネルストッパ１１６が形成さ
れる。
第３図（ｈｌ参照
次いで通常のウェット・エツチング法或いはドライエツ
チング法によりＳｉ３Ｎ４膜パターン３ａ、３ｂ及びそ
の下部のＳｉＯ□膜２を除去しｐウェル１１０のｎチャ
ネルトランジスタ形成領域４面及びｎウェル１１２のｐ
チャネルトランジスタ形成領域５面を表出せしめ、以後
図示しないが通常の方法により、上記表出面にそれぞれ
のトランジスタが形成され、絶縁膜の形成、配線形成等
がなされて０ＭＯ３ＩＣが完成する。
チング法によりＳｉ３Ｎ４膜パターン３ａ、３ｂ及びそ
の下部のＳｉＯ□膜２を除去しｐウェル１１０のｎチャ
ネルトランジスタ形成領域４面及びｎウェル１１２のｐ
チャネルトランジスタ形成領域５面を表出せしめ、以後
図示しないが通常の方法により、上記表出面にそれぞれ
のトランジスタが形成され、絶縁膜の形成、配線形成等
がなされて０ＭＯ３ＩＣが完成する。
以上説明した従来の製造方法には下記のような問題点が
あった。
あった。
即ち
１、両ウェルが別のマスク工程で形成されセルファライ
ンで形成されないので、工程が複雑化し工程手番が長く
なる、と同時に両ウェル間に位置合わせ余裕をとる必要
があり集積度の向上が妨げられる、（第３図（ｂ）、
（ｃｌ、 （ｄ）参照）ｉｉ、ウェル形成用の不純物が
３１３ Ｎ４膜パターンを通してトランジスタ形成領域
に浅く注入されるのでトランジスタ形成領域下部のウェ
ル深さを所定の値にするためのランニング時間が非常に
長くなる、（第３図（ｂ）、 （Ｃ１，（ｄ）参照）１
１１、所定の闇値電圧を得るために必要とされるウェル
内の、表面近傍濃度よりバルク濃度を濃く形成出来ない
ため、ラッチアップに対する耐性が弱い、 ｉｖ、チャネルストツバを形成するためのイオン注入に
際して、それ以前の工程とは別に２回のマスク工程が必
要なので工程が複雑化し工程手番が長くなる、（第３図
（ｆｉｌｌ、 （ｆ）参照）等である。
ンで形成されないので、工程が複雑化し工程手番が長く
なる、と同時に両ウェル間に位置合わせ余裕をとる必要
があり集積度の向上が妨げられる、（第３図（ｂ）、
（ｃｌ、 （ｄ）参照）ｉｉ、ウェル形成用の不純物が
３１３ Ｎ４膜パターンを通してトランジスタ形成領域
に浅く注入されるのでトランジスタ形成領域下部のウェ
ル深さを所定の値にするためのランニング時間が非常に
長くなる、（第３図（ｂ）、 （Ｃ１，（ｄ）参照）１
１１、所定の闇値電圧を得るために必要とされるウェル
内の、表面近傍濃度よりバルク濃度を濃く形成出来ない
ため、ラッチアップに対する耐性が弱い、 ｉｖ、チャネルストツバを形成するためのイオン注入に
際して、それ以前の工程とは別に２回のマスク工程が必
要なので工程が複雑化し工程手番が長くなる、（第３図
（ｆｉｌｌ、 （ｆ）参照）等である。
上記問題点は、一導電型領域と反対導電型領域とを存す
る半導体基板上に窒化シリコン膜を形成し、素子形成領
域を除く該一導電型領域上の該窒化シリコン膜を選択的
に除去し、該窒化シリコン膜の除去された部分から選択
的に一導電型不純物をイオン注入して該一導電型領域に
チャネルストッパとなる一導電型不純物導入領域を形成
し、該一導電型領域上をマスクし、且つ該反対導電型領
域上におけるチャネルストッパ形成領域上部の該窒化シ
リコン膜を選択的に除去し、該窒化シリコン膜除去部か
ら選択的に反対導電型不純物をイオン注入して該反対導
電型領域にチャネルスト７バとなる反対導電型不純物導
入領域を形成する工程を有する本発明による半導体装置
の製造方法及び、上記半導体基板が、ｎ型半導体基板上
に窒化シリコン膜を形成し、該半導体基板におけるｐウ
ェル形成領域上部の該窒化シリコン膜を選択、的に除去
し、該窒化シリコン膜除去部から選択的にｐ型不純物を
イオン注入し、該ｐ型不純物イオン注入領域上に選択的
に熱酸化膜を形成し、残存する該窒化シリコン膜を除去
し、該熱酸化膜をマスクにして該半導体基板に選択的に
ｎ型不純物をイオン注入し、該注入されたｐ型不純物及
びｎ型不純物を活性化再分布せしめてｐウェルよりなる
ｐ型頭域とｎウェルよりなるｎ型領域を形成した半導体
基板である本発明による半導体装置の製造方法によって
解決される。
る半導体基板上に窒化シリコン膜を形成し、素子形成領
域を除く該一導電型領域上の該窒化シリコン膜を選択的
に除去し、該窒化シリコン膜の除去された部分から選択
的に一導電型不純物をイオン注入して該一導電型領域に
チャネルストッパとなる一導電型不純物導入領域を形成
し、該一導電型領域上をマスクし、且つ該反対導電型領
域上におけるチャネルストッパ形成領域上部の該窒化シ
リコン膜を選択的に除去し、該窒化シリコン膜除去部か
ら選択的に反対導電型不純物をイオン注入して該反対導
電型領域にチャネルスト７バとなる反対導電型不純物導
入領域を形成する工程を有する本発明による半導体装置
の製造方法及び、上記半導体基板が、ｎ型半導体基板上
に窒化シリコン膜を形成し、該半導体基板におけるｐウ
ェル形成領域上部の該窒化シリコン膜を選択、的に除去
し、該窒化シリコン膜除去部から選択的にｐ型不純物を
イオン注入し、該ｐ型不純物イオン注入領域上に選択的
に熱酸化膜を形成し、残存する該窒化シリコン膜を除去
し、該熱酸化膜をマスクにして該半導体基板に選択的に
ｎ型不純物をイオン注入し、該注入されたｐ型不純物及
びｎ型不純物を活性化再分布せしめてｐウェルよりなる
ｐ型頭域とｎウェルよりなるｎ型領域を形成した半導体
基板である本発明による半導体装置の製造方法によって
解決される。
即ち本発明の方法においては、
選択熱酸化により素子間分離を行う際の耐酸化マスク膜
のパターンニングを２回に分けて行い、最初のマスク工
程において、該耐酸化マスク膜に一導電型不純物導入用
の第１の開口を形成し、該第１の開口から不純物をイオ
ン注入して一導電型チャネルストツバを形成し、次のマ
スク工程において前記第１の開口部を別のマスク材で覆
うと共に、該耐酸化マスク膜の前記第１の開口部に隣接
する領域に第２の開口を形成し、該第２の開口から不純
物をイオン注入して前記一導電型チャネルストッパに隣
接した反対導電型チャネルストッパを形成するものであ
り、 これによって、両チャネルストッパを形成するためのマ
スク工程が、従来に比べ１工程削減される。
のパターンニングを２回に分けて行い、最初のマスク工
程において、該耐酸化マスク膜に一導電型不純物導入用
の第１の開口を形成し、該第１の開口から不純物をイオ
ン注入して一導電型チャネルストツバを形成し、次のマ
スク工程において前記第１の開口部を別のマスク材で覆
うと共に、該耐酸化マスク膜の前記第１の開口部に隣接
する領域に第２の開口を形成し、該第２の開口から不純
物をイオン注入して前記一導電型チャネルストッパに隣
接した反対導電型チャネルストッパを形成するものであ
り、 これによって、両チャネルストッパを形成するためのマ
スク工程が、従来に比べ１工程削減される。
また両ウェルの形成に際しては、
半４体基板上に一回のマスク工程を経てｐウェル形成用
の開口を有する耐酸化マスクを形成し、該開口からｐウ
ェル形成用の不純物をイオン注入し・選択熱酸化により
該ｐ型不純物導入領域上に選択的に厚い酸化膜を形成し
、耐酸化マスクを除去し、前記厚い酸化膜をマスクにし
て該基板にｎウェル形成用の不純物を選択的に導入する
ことによって、 ｎウェル形成のためのマスク工程を省略し、且つｐウェ
ルにセルファラインでｎウェルを形成させ、 更には前記厚い酸化膜によるパイルダウン現象により表
面部の不純物濃度よりもバルクの不純物濃度が高く、ラ
ッチアップ現象に対して強いｐウェルの形成を容易なら
しめる。
の開口を有する耐酸化マスクを形成し、該開口からｐウ
ェル形成用の不純物をイオン注入し・選択熱酸化により
該ｐ型不純物導入領域上に選択的に厚い酸化膜を形成し
、耐酸化マスクを除去し、前記厚い酸化膜をマスクにし
て該基板にｎウェル形成用の不純物を選択的に導入する
ことによって、 ｎウェル形成のためのマスク工程を省略し、且つｐウェ
ルにセルファラインでｎウェルを形成させ、 更には前記厚い酸化膜によるパイルダウン現象により表
面部の不純物濃度よりもバルクの不純物濃度が高く、ラ
ッチアップ現象に対して強いｐウェルの形成を容易なら
しめる。
〔実施例〕 。
以下本発明の方法を、図に示す実施例により具体的に説
明する。
明する。
第１図（ａｌ 〜（ｈ）及び第２図（ａ）〜（ｂ）は、
異なる実施例の工程断面図である。図において同一対称
物は同一符号で示す。
異なる実施例の工程断面図である。図において同一対称
物は同一符号で示す。
第１図ｆａ）参照
先ず通常の不純物濃度を有するｎ−型シリコン基板２１
上に熱酸化法により厚さ５００人程０の第１の薄いＳ
ｉ Ｏｚ膜２２を形成し、 該ＳｉＯ□膜２２上２２上気相成長法により厚さ２００
０人程度０第１のＳｉ３Ｎ４膜２３を形成し、該Ｓｉ３
Ｎ４膜２３上に、ｐウェル形成領域２４の上部に開口を
存し、ｎウェル形成領域２５の上部を覆う第１のレジス
ト・マスク２６を形成し、該レジスト・マスク２６の開
口を介しドライエツチング手段により該５ｆｓＮ４膜２
３にｐウェル形成用開口２７を形成し、 該開口２７から薄いＳ ｉ Ｏｚ膜２２を貫いて硼素イ
オン（Ｂ３）を、注入ｆ！ｋｌ 、 ５ Ｘ Ｉ Ｑ
’ ” ｃｓ −” 、加速エネルギー１６０ Ｋ ｅ
Ｖ 程度の条件で注入しｐウェル形成領域２４にＢ゛
導入領域２８を形成する。（第１のマスク工程） なお、上記イオン注入は薄いＳｉＯ□膜２２のみを貫い
てなされるので、上記条件で従来より深いＢ″″入領域
２８が形成される。
上に熱酸化法により厚さ５００人程０の第１の薄いＳ
ｉ Ｏｚ膜２２を形成し、 該ＳｉＯ□膜２２上２２上気相成長法により厚さ２００
０人程度０第１のＳｉ３Ｎ４膜２３を形成し、該Ｓｉ３
Ｎ４膜２３上に、ｐウェル形成領域２４の上部に開口を
存し、ｎウェル形成領域２５の上部を覆う第１のレジス
ト・マスク２６を形成し、該レジスト・マスク２６の開
口を介しドライエツチング手段により該５ｆｓＮ４膜２
３にｐウェル形成用開口２７を形成し、 該開口２７から薄いＳ ｉ Ｏｚ膜２２を貫いて硼素イ
オン（Ｂ３）を、注入ｆ！ｋｌ 、 ５ Ｘ Ｉ Ｑ
’ ” ｃｓ −” 、加速エネルギー１６０ Ｋ ｅ
Ｖ 程度の条件で注入しｐウェル形成領域２４にＢ゛
導入領域２８を形成する。（第１のマスク工程） なお、上記イオン注入は薄いＳｉＯ□膜２２のみを貫い
てなされるので、上記条件で従来より深いＢ″″入領域
２８が形成される。
第１図（ｂ）参照
第１のレジスト・マスク２６を除去した後、Ｓｉ３Ｎ４
膜２３をマスクにし通常の選択酸化法によりＢ″″入領
域２８上に３０００人程度０厚いＳｉＯ！膜２９全２９
する。
膜２３をマスクにし通常の選択酸化法によりＢ″″入領
域２８上に３０００人程度０厚いＳｉＯ！膜２９全２９
する。
第１図（Ｃ）参照
次いでＳｉ３Ｎ＊膜２３を除去した後、該厚いＳｉｎ、
膜２９をマスクにし薄いＳ ｉ Ｏ２膜２２を貫いて該
ｎ−型シリコン基板２１面に、注入ｆｆｉ ５ ＸＩ
ＯＩｚｃｍ−”、加速エネルギー１８０ Ｋ ｅＶ
程度の条件で燐イオン（Ｐ゛）を注入し、前記厚いＳｉ
Ｏ□膜２９を介しセルファラインされＢ＋導入領域２８
に接する、Ｐ″″入領域３０を形成する。
膜２９をマスクにし薄いＳ ｉ Ｏ２膜２２を貫いて該
ｎ−型シリコン基板２１面に、注入ｆｆｉ ５ ＸＩ
ＯＩｚｃｍ−”、加速エネルギー１８０ Ｋ ｅＶ
程度の条件で燐イオン（Ｐ゛）を注入し、前記厚いＳｉ
Ｏ□膜２９を介しセルファラインされＢ＋導入領域２８
に接する、Ｐ″″入領域３０を形成する。
なお上記イオン注入は薄い５ｉ０２膜２２のみを貫いて
なされるので上記条件により、従来より深いＰ１導入領
域３０が形成される。
なされるので上記条件により、従来より深いＰ１導入領
域３０が形成される。
第１図（ｄｌ参照
次いで通常の方法により高温ランニング処理を行って前
記Ｂ″″入領域２８及びＰ″″入領域３０を活性化再分
布させて所定深さのｐ−ウェル１２８及びｎウェル１３
０を形成し、 次いで通常のウェフト・エツチング手段により薄いＳｉ
ｎ、膜２２及び厚いＳ ｉＯｚ膜２９を除去しｐ−ウェ
ル１２８及びｎウェル１３０面を表出せしめる。
記Ｂ″″入領域２８及びＰ″″入領域３０を活性化再分
布させて所定深さのｐ−ウェル１２８及びｎウェル１３
０を形成し、 次いで通常のウェフト・エツチング手段により薄いＳｉ
ｎ、膜２２及び厚いＳ ｉＯｚ膜２９を除去しｐ−ウェ
ル１２８及びｎウェル１３０面を表出せしめる。
なおここで上記高温ランニング処理は、前記のようにＢ
″″入領域２８及びＰ０導入領域３０が深く形成され、
ているので、従来より短時間で所要深さのｐ−ウェル１
２８及びｎウェル１３０を形成することが可能であり、
スルーブツトが向上する。
″″入領域２８及びＰ０導入領域３０が深く形成され、
ているので、従来より短時間で所要深さのｐ−ウェル１
２８及びｎウェル１３０を形成することが可能であり、
スルーブツトが向上する。
またＢ３導入領域２８とＰ″″入領域３０はセルファラ
インされているので側面が接するｐ−ウェル１２８とｎ
ウェル１３０が形成され、集積度が向上出来る。
インされているので側面が接するｐ−ウェル１２８とｎ
ウェル１３０が形成され、集積度が向上出来る。
そしてｐ−ウェル１２８とｎウェル１３０との境界には
段差部３１が形成されるので、後のマスク工程における
位置合わせが容易になる。
段差部３１が形成されるので、後のマスク工程における
位置合わせが容易になる。
更に、深く注入されたＢ″導入′ｐｒｉ域２８のバルク
濃度は表面濃度より濃く、且つＢ″導導入深厚酸化膜を
形成するため、酸化の際のパイルダウン現象により表面
濃度はバルク濃度よりもさらに低くなる。従ってランニ
ング工程終了後、所定の闇値電圧を有し且つバルクの不
純物濃度の高いｐ−ウェル１２８が形成できるので、ラ
ンチアンプ特性の改善が図れる。
濃度は表面濃度より濃く、且つＢ″導導入深厚酸化膜を
形成するため、酸化の際のパイルダウン現象により表面
濃度はバルク濃度よりもさらに低くなる。従ってランニ
ング工程終了後、所定の闇値電圧を有し且つバルクの不
純物濃度の高いｐ−ウェル１２８が形成できるので、ラ
ンチアンプ特性の改善が図れる。
第１図（ｅｌ参照
本発明の方法によりチャネルストッパを形成するに際し
ては、例えば上記のようにしてｐ−ウェル１２８及びｎ
ウェル１３０が形成されたシリコン基板２１上に、通常
の熱酸化法により厚さ６００人程人程第２の薄いＳ＋Ｏ
ｚ膜３２膜形２し、咳薄いＳｉｎ、膜３２上に通常の化
学気相成長法により、厚さ１６００人程度０第２のＳｉ
、Ｎ、膜３３を形成し、 ＨＫ Ｓ ｌ ｓ Ｎ４膜３３上にｐ型チャネルストッ
パ形成用の開口３４を有する（ｐウェル１２８における
ｎチャネルトランジスタ形成領域３５及びｎウェル１゛
３０の上部を覆う）第２のレジスト・マスク３６を形成
し、 ドライエツチング手段によりＳ＋ｉＮ４膜３３に膜製３
ャネルストッパ形成用の開口３７を形成し、前記開口３
４及び３７を介し、薄い５ｉｎｚ膜３２を貫いてｐウェ
ル１２８に、注入ＩＪ ５ Ｘ１０１３ＣＩｌｌ−２
゜加速エネルギー ２５ Ｋ ｅＶ 程度の条件で硼
素イオン（Ｂ゛）を注入し、チャネルストッパ用のＢ。
ては、例えば上記のようにしてｐ−ウェル１２８及びｎ
ウェル１３０が形成されたシリコン基板２１上に、通常
の熱酸化法により厚さ６００人程人程第２の薄いＳ＋Ｏ
ｚ膜３２膜形２し、咳薄いＳｉｎ、膜３２上に通常の化
学気相成長法により、厚さ１６００人程度０第２のＳｉ
、Ｎ、膜３３を形成し、 ＨＫ Ｓ ｌ ｓ Ｎ４膜３３上にｐ型チャネルストッ
パ形成用の開口３４を有する（ｐウェル１２８における
ｎチャネルトランジスタ形成領域３５及びｎウェル１゛
３０の上部を覆う）第２のレジスト・マスク３６を形成
し、 ドライエツチング手段によりＳ＋ｉＮ４膜３３に膜製３
ャネルストッパ形成用の開口３７を形成し、前記開口３
４及び３７を介し、薄い５ｉｎｚ膜３２を貫いてｐウェ
ル１２８に、注入ＩＪ ５ Ｘ１０１３ＣＩｌｌ−２
゜加速エネルギー ２５ Ｋ ｅＶ 程度の条件で硼
素イオン（Ｂ゛）を注入し、チャネルストッパ用のＢ。
専人領域３８を形成する。
該工程におけるレジスト・マスク３６は前記ｐウェル１
２８．ｎウェル１３０界面の段差部３１に位置合わせさ
れて形成される。（第２のマスク工程）第１図（ｆｌ参
照 第２のレジスト・マスク３６を除去した後、該基板上に
ｎ型チャネルストッパ形成用の開口３９を有する（ｎウ
ェル１３０におけるｐチャネルトランジスタ形成領域４
１及びｐウェル１２８の上部を覆う）第３のレジスト・
マスク４０を形成し、ドライエツチング手段により前記
レジスト・マスク４０の開口３９内に表出するＳ １３
Ｎａ膜３３を選択的に除去し、 該レジスト・マスク４０の開口３９を介し薄いＳ１０□
１１１３２を貫いてｎウェル１３０に、注入蚤 ３×ｌ
Ｑ ’ ” ｃｒａ −” 、加速エネルギー ６０
Ｋ ｅＶ 程度の条件で燐イオン（Ｐ゛）を注入し
、チャネルストッパ用のＰ″導入領域４２を形成する。
２８．ｎウェル１３０界面の段差部３１に位置合わせさ
れて形成される。（第２のマスク工程）第１図（ｆｌ参
照 第２のレジスト・マスク３６を除去した後、該基板上に
ｎ型チャネルストッパ形成用の開口３９を有する（ｎウ
ェル１３０におけるｐチャネルトランジスタ形成領域４
１及びｐウェル１２８の上部を覆う）第３のレジスト・
マスク４０を形成し、ドライエツチング手段により前記
レジスト・マスク４０の開口３９内に表出するＳ １３
Ｎａ膜３３を選択的に除去し、 該レジスト・マスク４０の開口３９を介し薄いＳ１０□
１１１３２を貫いてｎウェル１３０に、注入蚤 ３×ｌ
Ｑ ’ ” ｃｒａ −” 、加速エネルギー ６０
Ｋ ｅＶ 程度の条件で燐イオン（Ｐ゛）を注入し
、チャネルストッパ用のＰ″導入領域４２を形成する。
（第３のマスク工程）
なお上記第２のマスク工程と第３のマスク工程の順序は
逆であっても良い。
逆であっても良い。
第１図（ｇ）参照
第３のレジスト・マスク４０を除去した後、ｎチャネル
トランジスタ形成領域３５及びｐチャネルトランジスタ
形成領域４１上を覆う５ｉｆｆＮ４膜３３をマスクにし
て選択酸化を行い素子間分離Ｓｉｎ。
トランジスタ形成領域３５及びｐチャネルトランジスタ
形成領域４１上を覆う５ｉｆｆＮ４膜３３をマスクにし
て選択酸化を行い素子間分離Ｓｉｎ。
膜４３を形成する。
この際、前記Ｂ″導入領域３８及びＰ″導入領域４２は
活性化再分布して、ｐウェル１２８内にｐ゛型チャネル
ストッパ１３８が、ｎウェル１３０内にｎ′″型チャネ
ルストッパ１４２が形成される。
活性化再分布して、ｐウェル１２８内にｐ゛型チャネル
ストッパ１３８が、ｎウェル１３０内にｎ′″型チャネ
ルストッパ１４２が形成される。
第１図（ｈ）参照
次いでドライエツチング若しくはウェット・エツチング
手段により該基板上のＳｉ、Ｎ、膜３３を除去してｐウ
ェル１２８のｎチャネルトランジスタ形成領域３５面及
びｎウェル１３０のｐチャネルトランジスタ形成領域４
１面を表出せしめ、以後図示しないが、通常の方法によ
り該領域にｎチャネルトランジスタ及びｐチャネルトラ
ンジスタをそれぞれ形成し、絶縁膜の形成、配線形成等
がなされてＣＭＯＳ Ｉ６が完成する。
手段により該基板上のＳｉ、Ｎ、膜３３を除去してｐウ
ェル１２８のｎチャネルトランジスタ形成領域３５面及
びｎウェル１３０のｐチャネルトランジスタ形成領域４
１面を表出せしめ、以後図示しないが、通常の方法によ
り該領域にｎチャネルトランジスタ及びｐチャネルトラ
ンジスタをそれぞれ形成し、絶縁膜の形成、配線形成等
がなされてＣＭＯＳ Ｉ６が完成する。
上記実施例においてマスク工程は、ウェル形成及びチャ
ネルストッパ形成工程を通じて従来の５工程が３工程に
減少し、チャネルストッパ形成工程のみについては２工
程が１工程に減少する。
ネルストッパ形成工程を通じて従来の５工程が３工程に
減少し、チャネルストッパ形成工程のみについては２工
程が１工程に減少する。
従って製造工程は大幅に簡略化される。
またチャネルストッパの形成は、次のように行うことも
出来る。
出来る。
第２図（ａｌ参照
前記第１図＋ｅｔ）の工程を完了した後、第２のレジス
ト・マスク３６を除去し、 ｎチャネルトランジスタ形成領域３５及びｎウェル１３
０の上部を覆うｓ＋ｆｆＮ４膜３３をマスクにして選択
酸化を行いＢ″導入領域３８の上部に厚さ２０００人程
度Ｏ７スク用３１０２膜４４を形成する。
ト・マスク３６を除去し、 ｎチャネルトランジスタ形成領域３５及びｎウェル１３
０の上部を覆うｓ＋ｆｆＮ４膜３３をマスクにして選択
酸化を行いＢ″導入領域３８の上部に厚さ２０００人程
度Ｏ７スク用３１０２膜４４を形成する。
第２図（ｂ）参照
該基板上にｎチャネルトランジスタ形成領域４１の上部
を選択的に覆い且つｐウェル１２８の上部を小さめに覆
う（ｎチャネルトランジスタ形成領域３５上のＳ ｉ：
ｌ Ｎ４膜３３は完全に覆われる）第３のレジスト・マ
スク４５を形成し、 ドライエツチング手段により選択エツチングを行って、
ｎ型チャネルストッパ形成領域上のＳｉ３Ｎ４膜３３を
除去し、 上記第３のレジスト・マスク４５及びマスク用ＳｉＱ、
膜４４をマスクにし、薄いＳｉｎ、膜３２を貫いて前記
実施例と同様な条件で燐（Ｐ” ）を選択的にイオン注
入して、ｎウェル１３０内にチャネルストッパとなるＰ
９導入領域４２を形成する。
を選択的に覆い且つｐウェル１２８の上部を小さめに覆
う（ｎチャネルトランジスタ形成領域３５上のＳ ｉ：
ｌ Ｎ４膜３３は完全に覆われる）第３のレジスト・マ
スク４５を形成し、 ドライエツチング手段により選択エツチングを行って、
ｎ型チャネルストッパ形成領域上のＳｉ３Ｎ４膜３３を
除去し、 上記第３のレジスト・マスク４５及びマスク用ＳｉＱ、
膜４４をマスクにし、薄いＳｉｎ、膜３２を貫いて前記
実施例と同様な条件で燐（Ｐ” ）を選択的にイオン注
入して、ｎウェル１３０内にチャネルストッパとなるＰ
９導入領域４２を形成する。
次いで第３のレジスト・マスク４５を除去した後、第１
図（ｇ）以降の工程に従って０ＭＯ３ＩＣが完成せしめ
られる。
図（ｇ）以降の工程に従って０ＭＯ３ＩＣが完成せしめ
られる。
該実施例の特徴は、ｐ型チャネルストッパ１３８とｎ型
チャネルストッパ１４２とがセルファラインで形成され
ることで、それぞれのウェルに異種導電型のチャネルス
トッパがオーバラップして形成されて実行チャネルスト
ッパの幅が狭められることが防止される。
チャネルストッパ１４２とがセルファラインで形成され
ることで、それぞれのウェルに異種導電型のチャネルス
トッパがオーバラップして形成されて実行チャネルスト
ッパの幅が狭められることが防止される。
以上説明したように本発明によれば、ＣＭＯＳＩＣの製
造工程が大幅に簡略化されその製造手番が短縮されると
共に、両ウェルがセルファラインで形成されるので高集
積化が図れ、更にウェルのバルク領域を表面濃度より高
濃度に形成できるのでラッチアップ特性の改善が図れる
。
造工程が大幅に簡略化されその製造手番が短縮されると
共に、両ウェルがセルファラインで形成されるので高集
積化が図れ、更にウェルのバルク領域を表面濃度より高
濃度に形成できるのでラッチアップ特性の改善が図れる
。
第１図（ａ） 〜（ｈ）及び第２図（ａ） 〜（ｂ）は
、本発明の０ＭＯ３ＩＣ製造方法における異なる実施例
の工程断面図で、第３図は従来方法の工程断面図である
。 図において、 ２１はｎ−型シリコン基板、 ２２．３２は薄い二酸化シリコン膜、 ２３．３３は窒化シリコン膜、 ２４はｐ−ウェル形成領域、 ２５はｎウェル形成領域、 ２６．３６，４０．４５はレジスト・マスク、２７．３
４，３７．３９は開口、 ２８．３８はＢ″導入領域、 ２９は厚い二酸化シリコン膜、 ３０．４２はＰ１導入領域、 ３１は段差部、 ３５はｎチャネルトランジスタ形成領域、４１はｎチャ
ネルトランジスタ形成領域、４３は素子間分離酸化シリ
コン膜、 ４４はマスク用二酸化シリコン膜、 １２８はｐ−ウェル、 １３０はｎウェル、 １３８はｐ゛型チャネルストッパ、 １４２はｎ゛型チャネルストッパ を示す。 】 １ 図 弗 １ 図 第 ２ 図 ％ ３ ｍ 亮 ３ 図
、本発明の０ＭＯ３ＩＣ製造方法における異なる実施例
の工程断面図で、第３図は従来方法の工程断面図である
。 図において、 ２１はｎ−型シリコン基板、 ２２．３２は薄い二酸化シリコン膜、 ２３．３３は窒化シリコン膜、 ２４はｐ−ウェル形成領域、 ２５はｎウェル形成領域、 ２６．３６，４０．４５はレジスト・マスク、２７．３
４，３７．３９は開口、 ２８．３８はＢ″導入領域、 ２９は厚い二酸化シリコン膜、 ３０．４２はＰ１導入領域、 ３１は段差部、 ３５はｎチャネルトランジスタ形成領域、４１はｎチャ
ネルトランジスタ形成領域、４３は素子間分離酸化シリ
コン膜、 ４４はマスク用二酸化シリコン膜、 １２８はｐ−ウェル、 １３０はｎウェル、 １３８はｐ゛型チャネルストッパ、 １４２はｎ゛型チャネルストッパ を示す。 】 １ 図 弗 １ 図 第 ２ 図 ％ ３ ｍ 亮 ３ 図
Claims (2)
- （１）一導電型領域と反対導電型領域とを有する半導体
基板上に窒化シリコン膜を形成し、素子形成領域を除く
該一導電型領域上の該窒化シリコン膜を選択的に除去し
、該窒化シリコン膜の除去された部分から選択的に一導
電型不純物をイオン注入して該一導電型領域にチャネル
ストッパとなる一導電型不純物導入領域を形成し、該一
導電型領域上をマスクし、且つ該反対導電型領域上にお
けるチャネルストッパ形成領域上部の該窒化シリコン膜
を選択的に除去し、該窒化シリコン膜除去部から選択的
に反対導電型不純物をイオン注入して該反対導電型領域
にチャネルストッパとなる反対導電型不純物導入領域を
形成する工程を有することを特徴とする半導体装置の製
造方法。 - （２）上記半導体基板が、ｎ型半導体基板上に窒化シリ
コン膜を形成し、該半導体基板におけるｐウェル形成領
域上部の該窒化シリコン膜を選択的に除去し、該窒化シ
リコン膜除去部から選択的にｐ型不純物をイオン注入し
、該ｐ型不純物イオン注入領域上に選択的に熱酸化膜を
形成し、残存する該窒化シリコン膜を除去し、該熱酸化
膜をマスクにして該半導体基板に選択的にｎ型不純物を
イオン注入し、該注入されたｐ型不純物及びｎ型不純物
を活性化再分布せしめてｐウェルよりなるｐ型領域とｎ
ウェルよりなるｎ型領域を形成した半導体基板である、
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166824A JPS6144456A (ja) | 1984-08-09 | 1984-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166824A JPS6144456A (ja) | 1984-08-09 | 1984-08-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6144456A true JPS6144456A (ja) | 1986-03-04 |
Family
ID=15838343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166824A Pending JPS6144456A (ja) | 1984-08-09 | 1984-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6144456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0275508A1 (en) * | 1986-12-23 | 1988-07-27 | SGS MICROELETTRONICA S.p.A. | Method for making CMOS devices |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643756A (en) * | 1979-09-18 | 1981-04-22 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS56118366A (en) * | 1980-02-22 | 1981-09-17 | Hitachi Ltd | Preparation of semiconductor device |
| JPS58165370A (ja) * | 1982-03-26 | 1983-09-30 | Nec Corp | 半導体装置の製造方法 |
| JPS598352A (ja) * | 1982-07-05 | 1984-01-17 | Nippon Gakki Seizo Kk | 半導体装置の製法 |
-
1984
- 1984-08-09 JP JP59166824A patent/JPS6144456A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643756A (en) * | 1979-09-18 | 1981-04-22 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS56118366A (en) * | 1980-02-22 | 1981-09-17 | Hitachi Ltd | Preparation of semiconductor device |
| JPS58165370A (ja) * | 1982-03-26 | 1983-09-30 | Nec Corp | 半導体装置の製造方法 |
| JPS598352A (ja) * | 1982-07-05 | 1984-01-17 | Nippon Gakki Seizo Kk | 半導体装置の製法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0275508A1 (en) * | 1986-12-23 | 1988-07-27 | SGS MICROELETTRONICA S.p.A. | Method for making CMOS devices |
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