JPS598352A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS598352A JPS598352A JP57116656A JP11665682A JPS598352A JP S598352 A JPS598352 A JP S598352A JP 57116656 A JP57116656 A JP 57116656A JP 11665682 A JP11665682 A JP 11665682A JP S598352 A JPS598352 A JP S598352A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
- H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、コンプリメンタリＭＯ８（０ＭＯ８）型集
積回路装置等の半導体装置の製法に関し、フィールドオ
キサイド膜の下に複数の寄生チャンネル防止領域ｔＯｊ
及的に少ないマスク合せ回数で精度良く形成するように
したものである。
積回路装置等の半導体装置の製法に関し、フィールドオ
キサイド膜の下に複数の寄生チャンネル防止領域ｔＯｊ
及的に少ないマスク合せ回数で精度良く形成するように
したものである。
一般に、ＣＭＯ８型集積画集積回路装置にあたっては、
各導電製領域のフィールドオキサイド膜下に各領域と同
じ導電型の寄生チャンネル防止領域を設けて、各領域上
のＭＯ８型ＦＪｉｉＴ（ｉ界効果トランジスタ）相互間
を電気的に分離することが多い。
各導電製領域のフィールドオキサイド膜下に各領域と同
じ導電型の寄生チャンネル防止領域を設けて、各領域上
のＭＯ８型ＦＪｉｉＴ（ｉ界効果トランジスタ）相互間
を電気的に分離することが多い。
寄生チャンネル防止領域の具体的形成法としては、従来
、第１図ｔａ＋〜（ｄ）に示すようなプロセスか提案さ
れている。
、第１図ｔａ＋〜（ｄ）に示すようなプロセスか提案さ
れている。
すなわち、（ａ）の工程では、Ｎ型シリコンからなる半
導体基板１０の一生表面にＰ型ウェル領域１２ヲ形成し
た後、基板表面に比較的薄いシリコンオキサイド膜１４
′ｔ−熱生成させ、その上にシリコンナイトライド及び
シリコンオキサイドを順次に堆積形成する。そして、堆
積されたシリコンオキサイド及びシリコンナイトライド
を感光性耐蝕剤層をマスクとして選択的にエッチ除去す
ることにより、ＰチャンネルＦ’ＢＴ配置予定部をおお
うシリコンナイトライド膜１６Ａ及びシリコンオキサイ
ド膜１８Ａと、ＮチャンネルＰＥＴ配置予定部をおおう
シリコンナイトライド膜１６Ｂ及びシリコンオキサイド
膜１８Ｂとを残存させる。
導体基板１０の一生表面にＰ型ウェル領域１２ヲ形成し
た後、基板表面に比較的薄いシリコンオキサイド膜１４
′ｔ−熱生成させ、その上にシリコンナイトライド及び
シリコンオキサイドを順次に堆積形成する。そして、堆
積されたシリコンオキサイド及びシリコンナイトライド
を感光性耐蝕剤層をマスクとして選択的にエッチ除去す
ることにより、ＰチャンネルＦ’ＢＴ配置予定部をおお
うシリコンナイトライド膜１６Ａ及びシリコンオキサイ
ド膜１８Ａと、ＮチャンネルＰＥＴ配置予定部をおおう
シリコンナイトライド膜１６Ｂ及びシリコンオキサイド
膜１８Ｂとを残存させる。
仄に、（ｂ）工程では、シリコンナイトライド膜１６Ｂ
及びシリコンオキサイド膜１８Ｂの積層と、この積層の
周辺のシリコンオキサイド膜（１４）部分とを露呈させ
るように感光性耐蝕剤層２ｏヲ選択的に配置した後、耐
蝕剤層加と膜１６Ｂ及び１８Ｂの積層とをマスクとして
ポロンを選択的にイオン打込みする。この後、耐蝕剤層
２０を除去する。
及びシリコンオキサイド膜１８Ｂの積層と、この積層の
周辺のシリコンオキサイド膜（１４）部分とを露呈させ
るように感光性耐蝕剤層２ｏヲ選択的に配置した後、耐
蝕剤層加と膜１６Ｂ及び１８Ｂの積層とをマスクとして
ポロンを選択的にイオン打込みする。この後、耐蝕剤層
２０を除去する。
次に、（Ｃ）工程では、シリコンナイトライド膜１６Ａ
及びシリコンオキサイド膜１８Ａの積層と、この積層の
周辺のシリコンオキサイド膜（１４）部分とを露呈させ
るように感光性ｉｉ１蝕剤層２２を選択的に配置した後
、耐蝕剤層ｎと膜１６Ａ及び１８Ａの積層とをマスクと
してリン全選択的にイオン打込みする。そして、耐蝕剤
層２２ヲ除去した後、シリコンオキサイドエツチングを
行ない、シリコンオキサイド膜１８Ａ及び１８Ｂと、シ
リコンオキサイド膜１４の露呈部分とを除去する。
及びシリコンオキサイド膜１８Ａの積層と、この積層の
周辺のシリコンオキサイド膜（１４）部分とを露呈させ
るように感光性ｉｉ１蝕剤層２２を選択的に配置した後
、耐蝕剤層ｎと膜１６Ａ及び１８Ａの積層とをマスクと
してリン全選択的にイオン打込みする。そして、耐蝕剤
層２２ヲ除去した後、シリコンオキサイドエツチングを
行ない、シリコンオキサイド膜１８Ａ及び１８Ｂと、シ
リコンオキサイド膜１４の露呈部分とを除去する。
次に、（ｄ）工程では、シリコンナイトライド膜１６Ａ
及び１６Ｂｉマスクとして選択ば化を行ない、比較的厚
いフィールドオキサイド膜２４ヲ形成する。
及び１６Ｂｉマスクとして選択ば化を行ない、比較的厚
いフィールドオキサイド膜２４ヲ形成する。
また、このときの熱処理により先にイオン打込みされた
不純物（ボロン及びリン）が活性化されるので、寄生チ
ャンネル防止用Ｎ＋型領域が及び郡と、寄生チャンネル
防止用Ｐ＋型領域間とがフィールドオキサイド膜ムの下
に図示のように形成される。そして、シリコンナイトラ
イドｇ１６Ａ及び１６ Ｂ Ｔｈ除去した後、膜１６Ａ
及び１６Ｂの下地としてのシリコンオキサイド膜ヲ除去
すると、ＰチャンネルＦＥＴ配置予定部３２及びＮチャ
ンネルＦＥＴ配置予定部３４が露呈される。
不純物（ボロン及びリン）が活性化されるので、寄生チ
ャンネル防止用Ｎ＋型領域が及び郡と、寄生チャンネル
防止用Ｐ＋型領域間とがフィールドオキサイド膜ムの下
に図示のように形成される。そして、シリコンナイトラ
イドｇ１６Ａ及び１６ Ｂ Ｔｈ除去した後、膜１６Ａ
及び１６Ｂの下地としてのシリコンオキサイド膜ヲ除去
すると、ＰチャンネルＦＥＴ配置予定部３２及びＮチャ
ンネルＦＥＴ配置予定部３４が露呈される。
従って、この後は、通常の方法によシ、部分３２にはＰ
チャンネルＦＥＴ１且つ部分ＭにはＮチャンネルＦ１１
：Ｔｉそれぞれ形成することができる。
チャンネルＦＥＴ１且つ部分ＭにはＮチャンネルＦ１１
：Ｔｉそれぞれ形成することができる。
しかしながら、上記した従来法によると、工程（ａ）、
（ｂ）、（Ｑ）でそれぞれ１回ずつ合計３回のマスク合
せが必要にな広マスク合せ回数が多いという欠点がある
。また、シリコンオキサイド膜１８Ａ及び１８Ｂの寸法
精度に応じて素子配置予定部３２及びあの寸法ＮＵが決
まるので、シリコンオキサイド膜１８Ａ及び１８Ｂ全フ
ツ醸等を用いたウェットエッチで形成した場合にはサイ
ドエッチや膜厚のばらつきのために良い寸法精度が得ら
れない欠点もある。この場合、シリコンオキサイド膜１
８Ａ及び１８Ｂｌプラズマエツチで形成するという手段
もあるが、技術的にも生産性の面でも難点がある。
（ｂ）、（Ｑ）でそれぞれ１回ずつ合計３回のマスク合
せが必要にな広マスク合せ回数が多いという欠点がある
。また、シリコンオキサイド膜１８Ａ及び１８Ｂの寸法
精度に応じて素子配置予定部３２及びあの寸法ＮＵが決
まるので、シリコンオキサイド膜１８Ａ及び１８Ｂ全フ
ツ醸等を用いたウェットエッチで形成した場合にはサイ
ドエッチや膜厚のばらつきのために良い寸法精度が得ら
れない欠点もある。この場合、シリコンオキサイド膜１
８Ａ及び１８Ｂｌプラズマエツチで形成するという手段
もあるが、技術的にも生産性の面でも難点がある。
この発明の目的は、上記欠点ケなくした新規な半導体装
置の製法を提供することにある。
置の製法を提供することにある。
この発明による半導体装置の製法は、シリコンナイトラ
イド等の酸素拡散防止用絶縁膜を選択工注 ツチするのに用いた耐触剤層金そのままイオン打込みに
対するマスクとして利用することを特徴とするもので、
以下、添付図面に示す実施例について鮮述する。
イド等の酸素拡散防止用絶縁膜を選択工注 ツチするのに用いた耐触剤層金そのままイオン打込みに
対するマスクとして利用することを特徴とするもので、
以下、添付図面に示す実施例について鮮述する。
第２図（ａ）〜（Ｃ１は、この発明の一実施例によるＣ
ＭＯ８型Ｏ８回路装置製造工程を示すものである。
ＭＯ８型Ｏ８回路装置製造工程を示すものである。
まず、（ａ）の工程では、Ｎ型シリコンからなる半導体
基板４０の一生表面にＰ型ウェル領域４２ヲ公知のイオ
ン打込処理等により形成した後、基板表面に比較的薄い
シリコンオキサイド膜４４ヲ熱生成させ、その上にシリ
コンナイトライド膜４６ヲ堆積形成する。そして、シリ
コンナイトライド膜４６上に、ＮチャンネルＦＥＴ配置
予定部を取囲むａ遊孔を有するように感覚性耐蝕剤層４
８を選択的に配置した後、この耐蝕剤層４８をマスクと
してシリコンナイトライド膜４６ヲ辿択的にエッチし、
ＮチャンネルＦＥＴ配置予定部に対応したシリコンナイ
トライド膜４６Ａを残存させる。絖い１、耐蝕剤層４８
をマスクとして基板表面に選択的にボロンをイオン打込
みする。この後、耐蝕剤゛層４８ヲ除去する。
基板４０の一生表面にＰ型ウェル領域４２ヲ公知のイオ
ン打込処理等により形成した後、基板表面に比較的薄い
シリコンオキサイド膜４４ヲ熱生成させ、その上にシリ
コンナイトライド膜４６ヲ堆積形成する。そして、シリ
コンナイトライド膜４６上に、ＮチャンネルＦＥＴ配置
予定部を取囲むａ遊孔を有するように感覚性耐蝕剤層４
８を選択的に配置した後、この耐蝕剤層４８をマスクと
してシリコンナイトライド膜４６ヲ辿択的にエッチし、
ＮチャンネルＦＥＴ配置予定部に対応したシリコンナイ
トライド膜４６Ａを残存させる。絖い１、耐蝕剤層４８
をマスクとして基板表面に選択的にボロンをイオン打込
みする。この後、耐蝕剤゛層４８ヲ除去する。
次に、（ｂ）の工程では、ＰチャンネルＦＩＴ配置予定
部を取囲む透過孔を有するように感光性耐蝕４６を選択
的にエッチし、ＰチャンネルＦＥｌｉＴ自ａ置予足部に
対応したシリコンナイトライド膜４６Ｂを残存させる。
部を取囲む透過孔を有するように感光性耐蝕４６を選択
的にエッチし、ＰチャンネルＦＥｌｉＴ自ａ置予足部に
対応したシリコンナイトライド膜４６Ｂを残存させる。
続いて、耐蝕剤層５０ｉマスクとして基板表面に選択的
にリンをイオン打込みする。そして、ｉｉｒ蝕剤層５ｏ
ヲ除去した後、シリコンオキサイドエツチングを行ない
、シリコンオキサイド膜４４の露呈部分を除去する。
にリンをイオン打込みする。そして、ｉｉｒ蝕剤層５ｏ
ヲ除去した後、シリコンオキサイドエツチングを行ない
、シリコンオキサイド膜４４の露呈部分を除去する。
このＬ （ｃｌの工程では、シリコンナイトライド膜・
１６Ａ及び４６Ｂｉマスクとして選択酸化（酸化性雰囲
気中での熱処理）を行ない、比較的厚いフィールドオキ
サイド膜５２全形成する。また、このときの熱処理によ
り先にイオン打込みされた不純物（ボロン及びリン〕が
尚性化されるので、を生チャンネル防止用Ｎ 型領域￥
及びあと、寄生チャンネル防止用Ｐ 型領域詔とがフィ
ールドオキサイド膜５２の下に図示のように形成される
。そして、シリコンナイトライド膜４６Ａ及び４６ Ｂ
２除去した後、膜４６Ａ及び４６Ｂの下地としてのシ
リコンオキサイド膜全除去すると、ＰチャンネルＦＥＴ
配置予尾部印及び１４チャンネルＦＢＴ配置予定部６２
が露呈される。
１６Ａ及び４６Ｂｉマスクとして選択酸化（酸化性雰囲
気中での熱処理）を行ない、比較的厚いフィールドオキ
サイド膜５２全形成する。また、このときの熱処理によ
り先にイオン打込みされた不純物（ボロン及びリン〕が
尚性化されるので、を生チャンネル防止用Ｎ 型領域￥
及びあと、寄生チャンネル防止用Ｐ 型領域詔とがフィ
ールドオキサイド膜５２の下に図示のように形成される
。そして、シリコンナイトライド膜４６Ａ及び４６ Ｂ
２除去した後、膜４６Ａ及び４６Ｂの下地としてのシ
リコンオキサイド膜全除去すると、ＰチャンネルＦＥＴ
配置予尾部印及び１４チャンネルＦＢＴ配置予定部６２
が露呈される。
従って、この後は、通常の方法により、部分印にはＰチ
ャンネルＦｆｆｉＴを且つ部分６２にはＮチャンネルＦ
ｇＴｉそれぞれ形成することができる。
ャンネルＦｆｆｉＴを且つ部分６２にはＮチャンネルＦ
ｇＴｉそれぞれ形成することができる。
なお、第２図の実施例は、先に耐蝕剤層（資）の形成、
シリコンナイトライド膜４６Ｂの形成及びＮ型決定不純
物のイオン打込みをした後、面ｊ蝕剤層４８の形成、シ
リコンナイトライド膜４６８の形成及びＰ型決定不純物
のイオン打込み忙し又も実施することができる。
シリコンナイトライド膜４６Ｂの形成及びＮ型決定不純
物のイオン打込みをした後、面ｊ蝕剤層４８の形成、シ
リコンナイトライド膜４６８の形成及びＰ型決定不純物
のイオン打込み忙し又も実施することができる。
以上のように、この発りｊによれば、シリコンナイトラ
イド膜を選択エッチするのに用いた劇蝕剤層全イオン打
込みに対するマスクとしてＶ化用した回 ので、第１ｋＧ′）シリコンオキサイド膜換１８Ａ及び
１８Ｂのような被ｊ換ヲ形成する必要がないと共にマス
ク合せ回数も２回ですむ利点゛がある。また、素子配置
予定部の寸法精度は、シリコンオキサイド膜１８Ａ及び
１８Ｂのような被膜を得るためのエツチング工程が不要
なために大幅に向上する。さらに、耐蝕剤層の厚さは１
μｍ以上と大きくできるため、イオン打込条件（加速電
圧、打込量等）を広い範囲で選定できる利点もある。
イド膜を選択エッチするのに用いた劇蝕剤層全イオン打
込みに対するマスクとしてＶ化用した回 ので、第１ｋＧ′）シリコンオキサイド膜換１８Ａ及び
１８Ｂのような被ｊ換ヲ形成する必要がないと共にマス
ク合せ回数も２回ですむ利点゛がある。また、素子配置
予定部の寸法精度は、シリコンオキサイド膜１８Ａ及び
１８Ｂのような被膜を得るためのエツチング工程が不要
なために大幅に向上する。さらに、耐蝕剤層の厚さは１
μｍ以上と大きくできるため、イオン打込条件（加速電
圧、打込量等）を広い範囲で選定できる利点もある。
第１図（ａｌ〜（ｄｌは、従来の０ＭＯ８型集積回路装
置製造工程を示す基板断面図、 第２図（ａｌ〜（Ｃ）は、この発明の一実施例によるＣ
ＭＯ８型Ｏ８回路装置製造工程を示す基板断面図である
。 １０ 、４０・・・半導体基板、１２ 、４２・・・ウ
ェル領域、１４゜１８Ａ 、 １８Ｂ 、 ４４・−・
シリコンオキサイド膜、１６Ａ。 １６Ｂ 、４６，４６Ａ 、４６Ｂ・・・シリコンナイ
トライド膜、加、 ２２ 、４８ 、５０・・・感光性
耐蝕剤層、詞、５２・−・フィールドオキサイド膜、２
６ 、２８ 、５−１ 、５６・・・寄生チャンネル防
止用Ｎ 型領域、３０．５８・・・寄生チャンネル防止
用Ｐ 型領域、３２，６０・・・ＰチャンネルＦｆｆｌ
Ｔ配置予足部、３４，６２・・・ＮチャンネルＦＥＴ配
置予定部。 出願人 日本楽器製造株式会社 代理人 弁理士 伊 沢 販 昭 第１図 第２図
置製造工程を示す基板断面図、 第２図（ａｌ〜（Ｃ）は、この発明の一実施例によるＣ
ＭＯ８型Ｏ８回路装置製造工程を示す基板断面図である
。 １０ 、４０・・・半導体基板、１２ 、４２・・・ウ
ェル領域、１４゜１８Ａ 、 １８Ｂ 、 ４４・−・
シリコンオキサイド膜、１６Ａ。 １６Ｂ 、４６，４６Ａ 、４６Ｂ・・・シリコンナイ
トライド膜、加、 ２２ 、４８ 、５０・・・感光性
耐蝕剤層、詞、５２・−・フィールドオキサイド膜、２
６ 、２８ 、５−１ 、５６・・・寄生チャンネル防
止用Ｎ 型領域、３０．５８・・・寄生チャンネル防止
用Ｐ 型領域、３２，６０・・・ＰチャンネルＦｆｆｌ
Ｔ配置予足部、３４，６２・・・ＮチャンネルＦＥＴ配
置予定部。 出願人 日本楽器製造株式会社 代理人 弁理士 伊 沢 販 昭 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、 （ａｌ第１導電型の半導体基板の一生表面に前
記第１導電型とは反対の第２４電型のウェル領域全形成
する工程と、 （ｂ）前記−主表面にオキサイド膜を介して酸素拡散防
止用の絶縁膜を形成する工程と、ｔｏ）前記ウェル領域
の表向の第１の素子配置予定部を取囲む第１の透過孔を
有するように前記絶縁膜上に第１の耐蝕剤層を選択的に
配置する工程と、 （ＣＬＩ前記第１のｌｖ蝕剤層をマスクとして前記絶縁
膜を選択的にエッチ除去する工程と、（θ］前記第１の
ｌ１ｌｌｔｋ！１１剤層をマスクとしてｍｌ記第１の透
過孔に対応するパターンで前記−生衣向に第２導電型決
定用の不純物を選択的にイオン打込みする工程と、 ｆｆｌ前記ＦＣ１〜（６１１工程の前又は後に、前記ウ
ェル領域から離間した基板表面の第２の素子配置予定部
を取囲む第２の透過孔″ｆｃ７ｆ：Ａするように前記絶
縁膜上に第２の耐蝕剤層を選択的に配置する工程と、 （ｇ１ＭｉＪ記第２の耐融剤層をマスクとして前記絶縁
膜を選択的にエッチ除去する工程と、（ｈ＋前記第２の
耐蝕剤層をマスクとして前記第２の透過孔に対応するパ
ターンで前記−主表面に第１導電型決定用の不純物を選
択的にイメン打込みする工程と、 （１）前記（Ｑｌ〜（ｈ）工程の後又は前記（ｆ）〜ｆ
ｈｌ及び（Ｃ１〜（ｅ）工程の後、酸化性雰囲気中で熱
処理を行なうことによシ、前記絶縁膜の残存部分におお
われない基板表色Ｊに前記オキサイド膜より厚いフィー
ルドオキサイド膜上形成すると共に、該フィールドオキ
ザイド換の下に、前記第２導電型決定用の不純物を含み
且つ前記第１の素子配置予定部全取囲む第２導電型の領
域と前記第１導ｗ、型決定用の不純物を含み且つ前記第
２の素子配置予定部を取囲む第１導電型の領域とを形成
する工程と を含む半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116656A JPS598352A (ja) | 1982-07-05 | 1982-07-05 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116656A JPS598352A (ja) | 1982-07-05 | 1982-07-05 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598352A true JPS598352A (ja) | 1984-01-17 |
Family
ID=14692632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116656A Pending JPS598352A (ja) | 1982-07-05 | 1982-07-05 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598352A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144456A (ja) * | 1984-08-09 | 1986-03-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6393145A (ja) * | 1986-10-07 | 1988-04-23 | Nec Corp | 半導体装置の製造方法 |
| DE3738957A1 (de) * | 1986-11-28 | 1988-06-09 | Dainippon Screen Mfg | Vorrichtung zum waschen einander gegenueberliegender oberflaechen eines substrates |
| JPH02225015A (ja) * | 1989-02-28 | 1990-09-07 | Mitsubishi Monsanto Chem Co | 耐熱性に優れた熱可塑性樹脂成形品の製造方法 |
| EP0883184A2 (en) * | 1997-06-06 | 1998-12-09 | Hughes Electronics Corporation | Camouflaged circuit structure with implants |
| US6613661B1 (en) | 1992-07-31 | 2003-09-02 | Hughes Electronics Corporation | Process for fabricating secure integrated circuit |
-
1982
- 1982-07-05 JP JP57116656A patent/JPS598352A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144456A (ja) * | 1984-08-09 | 1986-03-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6393145A (ja) * | 1986-10-07 | 1988-04-23 | Nec Corp | 半導体装置の製造方法 |
| DE3738957A1 (de) * | 1986-11-28 | 1988-06-09 | Dainippon Screen Mfg | Vorrichtung zum waschen einander gegenueberliegender oberflaechen eines substrates |
| US4811443A (en) * | 1986-11-28 | 1989-03-14 | Dainippon Screen Mfg. Co., Ltd. | Apparatus for washing opposite surfaces of a substrate |
| DE3738957C2 (ja) * | 1986-11-28 | 1989-09-28 | Dainippon Screen Mfg. Co., Ltd., Kyoto, Jp | |
| JPH02225015A (ja) * | 1989-02-28 | 1990-09-07 | Mitsubishi Monsanto Chem Co | 耐熱性に優れた熱可塑性樹脂成形品の製造方法 |
| US6613661B1 (en) | 1992-07-31 | 2003-09-02 | Hughes Electronics Corporation | Process for fabricating secure integrated circuit |
| EP0883184A2 (en) * | 1997-06-06 | 1998-12-09 | Hughes Electronics Corporation | Camouflaged circuit structure with implants |
| EP0883184A3 (en) * | 1997-06-06 | 1999-12-15 | Hughes Electronics Corporation | Camouflaged circuit structure with implants |
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