JPS6393145A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6393145A JPS6393145A JP61239702A JP23970286A JPS6393145A JP S6393145 A JPS6393145 A JP S6393145A JP 61239702 A JP61239702 A JP 61239702A JP 23970286 A JP23970286 A JP 23970286A JP S6393145 A JPS6393145 A JP S6393145A
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型のＭＯＳ型半導体装置の製造方法に関し
、特に寄生ＮＭＯＳ）ランジスタ反転防止層の形成に関
する。
、特に寄生ＮＭＯＳ）ランジスタ反転防止層の形成に関
する。
一般に相補型のＭＯＳ型半導体装置ではＮチャネルトラ
ンジスタ側の寄生ＭＯＳ）ランジスタ（ｖＴ２Ｎ）ラン
ジスタと呼ぶ）の反転防止のため、フィールド酸化膜形
成前に比較的高濃度のＰ型不純物をフィールド領域下に
導入している。その具体的か導入方法は第２図の工程断
面図で示される。
ンジスタ側の寄生ＭＯＳ）ランジスタ（ｖＴ２Ｎ）ラン
ジスタと呼ぶ）の反転防止のため、フィールド酸化膜形
成前に比較的高濃度のＰ型不純物をフィールド領域下に
導入している。その具体的か導入方法は第２図の工程断
面図で示される。
すなわち今、Ｐ型基板２０上にＮウェル２１を形成して
相補型ＭＯＳ型半導体装置を製造する場合を例にとると
、Ｎウェル２１を形成して基板表面Ｋｓｏｏ；−前後の
酸化膜を形成して後（第２図（ａ））、全面に窒化膜を
１０００〜１５００Ａ８度成長させ、フオドリソグラフ
ィー技術を用いて窒化膜のパターニングを行い（第２図
（ｂ））、２化膜上の７オトレジスト２４を残したまま
其の上にフォトレジスト２５を付けて２ＭＯＳ側の領域
をマスクするようにパターニングを行い、然る後に７オ
トレジスト２４．２５をマスクにしてイオン注入法によ
シ１００ｋｅＶドーズ量２ｘ１ｒ）ａｍ 程度で基板
にボロンを導入する。欺る領域２６が反転防止層となる
のだが、この反転防止層形成に際してフォトレジスト２
４上にフォトレジスト２５を塗布する。いわゆるダブル
塗布法が用いられている。この後２４および２５の７オ
トレジストを除去し、窒化膜をマスクにして選択酸化を
行うことにより第２図（ｄ）の構造が得られ、以後諸工
程を経て半導体装置が製造される。
相補型ＭＯＳ型半導体装置を製造する場合を例にとると
、Ｎウェル２１を形成して基板表面Ｋｓｏｏ；−前後の
酸化膜を形成して後（第２図（ａ））、全面に窒化膜を
１０００〜１５００Ａ８度成長させ、フオドリソグラフ
ィー技術を用いて窒化膜のパターニングを行い（第２図
（ｂ））、２化膜上の７オトレジスト２４を残したまま
其の上にフォトレジスト２５を付けて２ＭＯＳ側の領域
をマスクするようにパターニングを行い、然る後に７オ
トレジスト２４．２５をマスクにしてイオン注入法によ
シ１００ｋｅＶドーズ量２ｘ１ｒ）ａｍ 程度で基板
にボロンを導入する。欺る領域２６が反転防止層となる
のだが、この反転防止層形成に際してフォトレジスト２
４上にフォトレジスト２５を塗布する。いわゆるダブル
塗布法が用いられている。この後２４および２５の７オ
トレジストを除去し、窒化膜をマスクにして選択酸化を
行うことにより第２図（ｄ）の構造が得られ、以後諸工
程を経て半導体装置が製造される。
上に示したダブル塗布法は非常に単純な方法であるが、
しかし大きな危険をはらんでいる。というのは反転防止
層形成のための７オトレジストのパターニングにおいて
レジストの塗布ムラ、露光時の目ズレ、露光不足、ある
いは現像不良等の原因によってうまくバターニングが行
われなかった場合、やり直しが容易ではない。通常、フ
ォトレジストのバターニング不良に対してはフォトレジ
ストの除去、再塗布の過程を紗てやり直しが行えるため
、フォトリソグラフィ工程でのウェハー歩留シをあまり
落とさずに済む。ところがダブル塗布法の場合にはフォ
トレジスト２４のパターニング、窒化膜２３のエツチン
グ、フォトレジスト２５のバターニングが一組になりて
良否が決められるためフォトレジスト２５のパターニン
グ不良は窒化膜２３の形成からやり直すことを要求する
。、すなわち、ダブル塗布法は一般にやり直しもあまり
きかず歩留り的にも不安が多いという欠点を有している
。
しかし大きな危険をはらんでいる。というのは反転防止
層形成のための７オトレジストのパターニングにおいて
レジストの塗布ムラ、露光時の目ズレ、露光不足、ある
いは現像不良等の原因によってうまくバターニングが行
われなかった場合、やり直しが容易ではない。通常、フ
ォトレジストのバターニング不良に対してはフォトレジ
ストの除去、再塗布の過程を紗てやり直しが行えるため
、フォトリソグラフィ工程でのウェハー歩留シをあまり
落とさずに済む。ところがダブル塗布法の場合にはフォ
トレジスト２４のパターニング、窒化膜２３のエツチン
グ、フォトレジスト２５のバターニングが一組になりて
良否が決められるためフォトレジスト２５のパターニン
グ不良は窒化膜２３の形成からやり直すことを要求する
。、すなわち、ダブル塗布法は一般にやり直しもあまり
きかず歩留り的にも不安が多いという欠点を有している
。
本発明の相補型ＭＯＳｆｉ半導体集積回路装置の製造方
法は、ＰウェルあるいはＮウェルを形成後に基板表面全
体に酸化膜および窒化膜を形成する工程と、フォトリン
グラフイー技術を用いてＮＭＯＳ側の寄生ＭＯＳ）ラン
ジスタの反転防止層を形成する領域の部分だけフォトレ
ジストをマスクに窒化膜をエツチングして除去する工程
と、欺かる窒化膜の窓を通してイオン注入技術によりボ
ロンを基板内に導入する工程と、一旦フォトレジストを
除去して後、再度フォトリソグラフィー技術を用いてＮ
ＭＯＳ側をマスクすると同時に２ＭＯＳ側の能動領域の
バターニングを行い、フォトレジストをマスクにして留
化膜ヲエッチングする工程と、フォトレジストを除々し
能動領域上の残された窒化膜をマスクにして選択酸化す
る工程とを含んで構成される。
法は、ＰウェルあるいはＮウェルを形成後に基板表面全
体に酸化膜および窒化膜を形成する工程と、フォトリン
グラフイー技術を用いてＮＭＯＳ側の寄生ＭＯＳ）ラン
ジスタの反転防止層を形成する領域の部分だけフォトレ
ジストをマスクに窒化膜をエツチングして除去する工程
と、欺かる窒化膜の窓を通してイオン注入技術によりボ
ロンを基板内に導入する工程と、一旦フォトレジストを
除去して後、再度フォトリソグラフィー技術を用いてＮ
ＭＯＳ側をマスクすると同時に２ＭＯＳ側の能動領域の
バターニングを行い、フォトレジストをマスクにして留
化膜ヲエッチングする工程と、フォトレジストを除々し
能動領域上の残された窒化膜をマスクにして選択酸化す
る工程とを含んで構成される。
次に本発明について図面を参照して説明する。
第［４（ａ）〜（ｄ）は本発明をＰ型基板にＮウェルを
形成する方式の相補型ＭＯＳ型半導体集積回路装置に適
用した実施例を示している。Ｎウェル１１形成後基板表
面にｓｏｏ′に前後の酸化膜１２を形成しく第１図（ａ
））、全面に、１０００〜１ｓｏｏｉ Ｓ度の窒化膜の
形成を行って後フォ） ＩＪングラフィ技術を用いて窒
化膜１３Ａ、１３Ｂのバターニングを行う。
形成する方式の相補型ＭＯＳ型半導体集積回路装置に適
用した実施例を示している。Ｎウェル１１形成後基板表
面にｓｏｏ′に前後の酸化膜１２を形成しく第１図（ａ
））、全面に、１０００〜１ｓｏｏｉ Ｓ度の窒化膜の
形成を行って後フォ） ＩＪングラフィ技術を用いて窒
化膜１３Ａ、１３Ｂのバターニングを行う。
この際ＮＭＯＳ（ロ）の能動領域１３Ａのみのパターニ
ングを行い、２ＭＯＳ側は全面窒化１１３Ｂを残してお
く。したがって窒化膜をエツチングする領域はＮＭＯＳ
側の反転防止層を形成する領域となる。
ングを行い、２ＭＯＳ側は全面窒化１１３Ｂを残してお
く。したがって窒化膜をエツチングする領域はＮＭＯＳ
側の反転防止層を形成する領域となる。
この後、窒化膜１３Ａ、１３Ｂ およびフォトレジス
ト１４をマスクにしてボロンのイオン注入を１００ｋｅ
ｙ２Ｘ１０ （３ｍ 程度で行い、基板に反転防止
Ｊ−１５を形成する。（第１図０））続いてフォトレジ
スト１４を除去し、新たに７矛トレジスト１６を塗布し
て第１図（Ｃ）に示すようにバターニングを行い、２Ｍ
ＯＳ側の能動領域となる窒化膜領域１３Ｃを形成する。
ト１４をマスクにしてボロンのイオン注入を１００ｋｅ
ｙ２Ｘ１０ （３ｍ 程度で行い、基板に反転防止
Ｊ−１５を形成する。（第１図０））続いてフォトレジ
スト１４を除去し、新たに７矛トレジスト１６を塗布し
て第１図（Ｃ）に示すようにバターニングを行い、２Ｍ
ＯＳ側の能動領域となる窒化膜領域１３Ｃを形成する。
この際ＮＭＯＳ側の窒化領域１３Ａはフォトレジストで
マスクしておく。然る後にフォトレジスト１６を除去し
、窒化膜パターンをマスクとして選択酸化を行い第１図
（ｄ）を得る。これ以後は通常の工程を経て半導体装置
を製造すれば良い。
マスクしておく。然る後にフォトレジスト１６を除去し
、窒化膜パターンをマスクとして選択酸化を行い第１図
（ｄ）を得る。これ以後は通常の工程を経て半導体装置
を製造すれば良い。
なお上記の説明はＰ型基板Ｎウェル方式の半導体集積回
路装置について述べたが、Ｎ型基板Ｐつエル方式あるい
は両ウェル方式の半導体集積回路装置にも適用できる。
路装置について述べたが、Ｎ型基板Ｐつエル方式あるい
は両ウェル方式の半導体集積回路装置にも適用できる。
以上説明したように本発明はＮＭＯＳ側とＰＭＯＳ側の
能動領域となる領域のパターニングを別々に行うことに
より反転防止層形成をダブル塗布法を用いることなく行
えることを特徴としており、ダブル塗布を用いないため
フォトレジストパターニング不良時のやり直しが何度で
も効き、ウェハー歩留りの低下を防止することが可能と
なっている。
能動領域となる領域のパターニングを別々に行うことに
より反転防止層形成をダブル塗布法を用いることなく行
えることを特徴としており、ダブル塗布を用いないため
フォトレジストパターニング不良時のやり直しが何度で
も効き、ウェハー歩留りの低下を防止することが可能と
なっている。
またフォトレジストのパターニングは従来法と同じ回数
であり、さしたる工程の増加もない。すなわち本発明の
適用によシ相補型ＭＯＳ型半導体集積回路装置を量産性
良く製造することが可能である。
であり、さしたる工程の増加もない。すなわち本発明の
適用によシ相補型ＭＯＳ型半導体集積回路装置を量産性
良く製造することが可能である。
第１図（ａ）〜（ｄ）は本発明の製造方法の一実施例を
説明するための工程断面図、第２図（ａ）〜（ｄ）は従
来法を説明するための工程断面図である。 １０・・・・・・Ｐ型基板、１１・・・・・・Ｎウェル
領域、１２・・・・・・酸化膜、１３・・・・・・窒化
膜、１４・・・・・・フォトレジスト、１５・・・・・
・反転防止層、１６・・・・・・フォトレジスト、１７
・・・・・・フィールド酸化膜、２０・・・・・・Ｐ型
基板、２１・・・・・・Ｎウェル領域、２２・・・・・
・酸化膜、２３・・・・・・窒化膜、２４・・・・・・
フォトレジスト、２５・・・・・・フォトレジスト、２
６・・・・・・反転防止層、２７フイールド酸化膜。 （ＣＬン Ｃｂ） （Ｃ） 熊 ｌ 図 （α） （ｂ） （Ｃ） 第２ ￥Ｊ
説明するための工程断面図、第２図（ａ）〜（ｄ）は従
来法を説明するための工程断面図である。 １０・・・・・・Ｐ型基板、１１・・・・・・Ｎウェル
領域、１２・・・・・・酸化膜、１３・・・・・・窒化
膜、１４・・・・・・フォトレジスト、１５・・・・・
・反転防止層、１６・・・・・・フォトレジスト、１７
・・・・・・フィールド酸化膜、２０・・・・・・Ｐ型
基板、２１・・・・・・Ｎウェル領域、２２・・・・・
・酸化膜、２３・・・・・・窒化膜、２４・・・・・・
フォトレジスト、２５・・・・・・フォトレジスト、２
６・・・・・・反転防止層、２７フイールド酸化膜。 （ＣＬン Ｃｂ） （Ｃ） 熊 ｌ 図 （α） （ｂ） （Ｃ） 第２ ￥Ｊ
Claims (1)
- 相補型のＭＯＳ半導体装置の製造方法において、Ｐウェ
ルあるいはＮウェル形成後に基板表面全体に酸化膜およ
び窒化膜を形成する工程とフォトリソグラフィー技術を
用いてＮＭＯＳ側の寄生ＭＯＳトランジスタの反転防止
層を形成する領域の部分だけ、フォトレジストをマスク
に窒化膜をエッチングして除去する工程と、欺かる窒化
膜の窓を通してイオン注入技術によりボロンを基板内に
導入する工程と、一旦フォトレジストを除去して後、再
度フォトリソグラフィー技術を用いてＮＭＯＳ側をマス
クすると同時にＰＭＯＳ側の能動領域のパターニングを
行いフォトレジストをマスクにして窒化膜をエッチング
する工程と、フォトレジストを除去し能動領域上に残さ
れた窒化膜をマスクにして選択酸化を行う工程とを含む
ことを特徴とするＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239702A JPS6393145A (ja) | 1986-10-07 | 1986-10-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239702A JPS6393145A (ja) | 1986-10-07 | 1986-10-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6393145A true JPS6393145A (ja) | 1988-04-23 |
Family
ID=17048650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239702A Pending JPS6393145A (ja) | 1986-10-07 | 1986-10-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6393145A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598352A (ja) * | 1982-07-05 | 1984-01-17 | Nippon Gakki Seizo Kk | 半導体装置の製法 |
-
1986
- 1986-10-07 JP JP61239702A patent/JPS6393145A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598352A (ja) * | 1982-07-05 | 1984-01-17 | Nippon Gakki Seizo Kk | 半導体装置の製法 |
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