JPS633447A - Ｃｍｏｓ半導体集積回路装置の製造方法 - Google Patents
Ｃｍｏｓ半導体集積回路装置の製造方法Info
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- JPS633447A JPS633447A JP61148558A JP14855886A JPS633447A JP S633447 A JPS633447 A JP S633447A JP 61148558 A JP61148558 A JP 61148558A JP 14855886 A JP14855886 A JP 14855886A JP S633447 A JPS633447 A JP S633447A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯ８半導体集積回路装置の製造方法に関す
る。
る。
従来、ＣＭＯＳ半導体集積回路装置（以下ＣＭＯＳＦＥ
Ｔと記す）のソース・ドレイン領域及びゲート電極の形
成方法としては、選択酸化法により、ＭＯＳ）ランジス
タが形成される活性領域を分離する分離酸化膜を形成し
たのち、活性領域上にゲート酸化膜を形成し、Ｐチャン
ネルおよびＮチャンネルＭＯＳトランジスタのゲート電
極を同時に形成し、その後、ソース・ドレイン領域への
不純物導入に際し、ＰチャンネルＭＯＳトランジスタの
ソース・ドレイン領域へ不純物を導入する時はＮチャン
ネルＭＯＳトランジスタ形成領域を被覆する如きマスク
層を形成し、−方ＮチャンネルＭ ＯＳ １−ランジス
タのソース・ドレイン領域に不純物を導入する時はＰチ
ャンネルＭＯＳトランジスタ形成領域を被覆する如きマ
スク層を形成するという方法が一部に行なわれている。
Ｔと記す）のソース・ドレイン領域及びゲート電極の形
成方法としては、選択酸化法により、ＭＯＳ）ランジス
タが形成される活性領域を分離する分離酸化膜を形成し
たのち、活性領域上にゲート酸化膜を形成し、Ｐチャン
ネルおよびＮチャンネルＭＯＳトランジスタのゲート電
極を同時に形成し、その後、ソース・ドレイン領域への
不純物導入に際し、ＰチャンネルＭＯＳトランジスタの
ソース・ドレイン領域へ不純物を導入する時はＮチャン
ネルＭＯＳトランジスタ形成領域を被覆する如きマスク
層を形成し、−方ＮチャンネルＭ ＯＳ １−ランジス
タのソース・ドレイン領域に不純物を導入する時はＰチ
ャンネルＭＯＳトランジスタ形成領域を被覆する如きマ
スク層を形成するという方法が一部に行なわれている。
しかしながら、上述した従来のＣＭＯＳＦＥＴの製造方
法では、ゲート電極の形成と、ＰチャンネルＭＯＳトラ
ンジスタのソース・ドレイン領域への不純物導入と、Ｎ
チャンネルＭＯＳトランジスタのソース・ドレイン領域
への不純物導入の為に、３回のマスクパターンの形成が
必要となり、従って３回の目合せ露光工程を必要とする
。このため製造工程が複雑となり、ＣＭＯＳＦＥＴの単
価が高くなるという問題点があった。
法では、ゲート電極の形成と、ＰチャンネルＭＯＳトラ
ンジスタのソース・ドレイン領域への不純物導入と、Ｎ
チャンネルＭＯＳトランジスタのソース・ドレイン領域
への不純物導入の為に、３回のマスクパターンの形成が
必要となり、従って３回の目合せ露光工程を必要とする
。このため製造工程が複雑となり、ＣＭＯＳＦＥＴの単
価が高くなるという問題点があった。
本発明の目的は、目合せ露光工程を少くし、安価なＣＭ
ＯＳ半導体集積回路装置を提供することにある。
ＯＳ半導体集積回路装置を提供することにある。
本発明のＣＭＯＳ半導体集積回路装置の製造方法は、第
２導電型ウェル領域が形成された第１導電型半導体基板
上に分離用酸化膜を設けて活性領域を形成したのち、こ
の活性領域上にゲート酸化膜を形成する工程と、前記ゲ
ート酸化膜を含む全面にゲート電極材料層とフォトレジ
スト層とを設けたのち、このフォトレジスト層をパター
ニングして第１導電型チャンネルＭＯ８）ランジスタの
ゲート電極用の第１のマスクと第２導電型チャンネルＭ
ＯＳ）ランジスタ用領域を覆う第２のマスクとを形成す
る工程と、前記第１及び第２のマスクを用いて前記ゲー
ト電極材料層をエツチングし、前記ウェル領域上に第１
導電型チャンネルＭＯＳトランジスタのゲート電極を形
成したのちこのゲート電極をマスクとして不純物を導入
し前記ウェル領域表面に第１導電型のソース・ドレイン
領域を形成する工程と、前記第１及び第２のマスクを除
去し再び全面にフォトレジスト層を設けたのち、このフ
ォトレジスト層をパターニングして第２導電型チャンネ
ルＭＯＳ）ランジスタのゲート電極用の第３のマスクと
第１導電型チャンネルＭＯＳトランジスタ用領域を覆う
第４のマスクとを形成する工程と、前記第３及び第４の
マスクを用いて前記ゲート電極材料層をエツチングし第
２導電型チャンネルＭＯＳ）ランジスタのゲート電極を
形成したのち、このゲート電極をマスクとして不純物を
導入し前記半導体基板表面に第２導電型のソース・ドレ
イン領域を形成する工程とを含んで構成される。
２導電型ウェル領域が形成された第１導電型半導体基板
上に分離用酸化膜を設けて活性領域を形成したのち、こ
の活性領域上にゲート酸化膜を形成する工程と、前記ゲ
ート酸化膜を含む全面にゲート電極材料層とフォトレジ
スト層とを設けたのち、このフォトレジスト層をパター
ニングして第１導電型チャンネルＭＯ８）ランジスタの
ゲート電極用の第１のマスクと第２導電型チャンネルＭ
ＯＳ）ランジスタ用領域を覆う第２のマスクとを形成す
る工程と、前記第１及び第２のマスクを用いて前記ゲー
ト電極材料層をエツチングし、前記ウェル領域上に第１
導電型チャンネルＭＯＳトランジスタのゲート電極を形
成したのちこのゲート電極をマスクとして不純物を導入
し前記ウェル領域表面に第１導電型のソース・ドレイン
領域を形成する工程と、前記第１及び第２のマスクを除
去し再び全面にフォトレジスト層を設けたのち、このフ
ォトレジスト層をパターニングして第２導電型チャンネ
ルＭＯＳ）ランジスタのゲート電極用の第３のマスクと
第１導電型チャンネルＭＯＳトランジスタ用領域を覆う
第４のマスクとを形成する工程と、前記第３及び第４の
マスクを用いて前記ゲート電極材料層をエツチングし第
２導電型チャンネルＭＯＳ）ランジスタのゲート電極を
形成したのち、このゲート電極をマスクとして不純物を
導入し前記半導体基板表面に第２導電型のソース・ドレ
イン領域を形成する工程とを含んで構成される。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｎ型シリコン基板１
表面にＰ型ウェル領域２を形成した後、選択酸化法によ
り活性領域を分離する分離酸化膜３と活性領域上にゲー
ト酸化膜４を形成する。次に全面に多結晶シリコン層５
とフォトレジスト層を順次形成したのち、フォトレジス
ト層をパターニングし、ＮチャンネルＭＯ８）ランジス
タ１０のゲート電極用の第１のマスク６ＡとＰチャンネ
ルＭＯＳトランジスタ形成領域を覆う第２のマスク６Ｂ
とを形成する。
表面にＰ型ウェル領域２を形成した後、選択酸化法によ
り活性領域を分離する分離酸化膜３と活性領域上にゲー
ト酸化膜４を形成する。次に全面に多結晶シリコン層５
とフォトレジスト層を順次形成したのち、フォトレジス
ト層をパターニングし、ＮチャンネルＭＯ８）ランジス
タ１０のゲート電極用の第１のマスク６ＡとＰチャンネ
ルＭＯＳトランジスタ形成領域を覆う第２のマスク６Ｂ
とを形成する。
続いてフォトエツチング技術により第１及び第２のマス
ク６Ａ、６Ｂを用いて多結晶シリコン層５をエツチング
しＮチャンネルＭＯＳトランジスタのゲート環ｆｉ７Ａ
を形成する０次にこのゲート電極７Ａと第１のマスク６
Ａを用い、イオン注入法により不純物を導入し、Ｎチャ
ンネルＭＯＳ）ランジスタ１０のＮ型ソース・ドレイン
領域８を形成する。
ク６Ａ、６Ｂを用いて多結晶シリコン層５をエツチング
しＮチャンネルＭＯＳトランジスタのゲート環ｆｉ７Ａ
を形成する０次にこのゲート電極７Ａと第１のマスク６
Ａを用い、イオン注入法により不純物を導入し、Ｎチャ
ンネルＭＯＳ）ランジスタ１０のＮ型ソース・ドレイン
領域８を形成する。
このような操作を行うことによりＮチャンネルＭＯＳ）
ランジスタ１０のゲート電極７ＡとＮ型ソース・ドレイ
ン領域８は１回の目合せ露光工程で同時に形成できる。
ランジスタ１０のゲート電極７ＡとＮ型ソース・ドレイ
ン領域８は１回の目合せ露光工程で同時に形成できる。
次に第１図（ｂ）に示すように、第１及び第２のマスク
６Ａ、６Ｂを除去したのち再びフォトレジスト層を全面
に設け、パターニングしてＰチャンネルＭＯＳトランジ
スタ２０のゲート電極用の第３のマスク６ＣとＮチャン
ネルＭＯＳトランジスタ形成領域を覆う第４のマスク６
Ｄとを形成する。
６Ａ、６Ｂを除去したのち再びフォトレジスト層を全面
に設け、パターニングしてＰチャンネルＭＯＳトランジ
スタ２０のゲート電極用の第３のマスク６ＣとＮチャン
ネルＭＯＳトランジスタ形成領域を覆う第４のマスク６
Ｄとを形成する。
続いて第３及び第４のマスク６Ｃ，６Ｄを用いて多結晶
シリコン層５をエツチングしＰチャンネルＭＯＳトラン
ジスタ２０のゲート電極７Ｂを形成する。次にこのゲー
ト電極７Ｂと第３のマスク６Ｃを用いイオン注入法によ
り不純物を導入し、ＰチャンネルＭＯＳトランジスタ２
０のＰ型ソース・ドレイン領域９を形成する。
シリコン層５をエツチングしＰチャンネルＭＯＳトラン
ジスタ２０のゲート電極７Ｂを形成する。次にこのゲー
ト電極７Ｂと第３のマスク６Ｃを用いイオン注入法によ
り不純物を導入し、ＰチャンネルＭＯＳトランジスタ２
０のＰ型ソース・ドレイン領域９を形成する。
このようにＰチャンネルＭＯＳトランジスタ２０のゲー
ト電極７ＢとＰ型ソース・ドレイン領域９も１回の目合
せ露光工程で同時に形成できる。
ト電極７ＢとＰ型ソース・ドレイン領域９も１回の目合
せ露光工程で同時に形成できる。
すなわち、本実施例では、２回の目合せ露光工程により
Ｐチャンネル及びＮチャンネルＭＯＳトランジスタのゲ
ート電極及びソース・ドレイン領域が形成できる。
Ｐチャンネル及びＮチャンネルＭＯＳトランジスタのゲ
ート電極及びソース・ドレイン領域が形成できる。
以上説明したように本発明は、各チャンネルＭＯＳトラ
ンジスタのゲート電極とソース・”ドレイン領域の形成
を同一の目合せ露光工程により行うことにより、従来３
回必要であった目合せ露光工程を２回に減らすことがで
きる効果があるため、安価なＣＭＯ８半導体集積回路装
置が得られる。
ンジスタのゲート電極とソース・”ドレイン領域の形成
を同一の目合せ露光工程により行うことにより、従来３
回必要であった目合せ露光工程を２回に減らすことがで
きる効果があるため、安価なＣＭＯ８半導体集積回路装
置が得られる。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・Ｎ型シリコン基板、２・・・Ｐ型ウェル領域、
３・・・分離酸化膜、４・・・ゲート酸化膜、５・−多
結晶シリコン層、６Ａ・・・第１のマスク、６Ｂ・・・
第２のマスク、６Ｃ・・・第３のマスク、６Ｄ・・・第
４のマスク、７Ａ、７Ｂ・・・ゲート電極、８・・・Ｎ
型ソース・ドレイン領域、９・・・Ｐ型ソース・ドレイ
ン領域、１０・・・ＮチャンネルＭＯＳトランジスタ、
２０・・・ＰチャンネルＭＯＳトランジスタ。 どゝ＼ へ く 兇 ゛−ノ ＼。
めの工程順に示した半導体チップの断面図である。 １・・・Ｎ型シリコン基板、２・・・Ｐ型ウェル領域、
３・・・分離酸化膜、４・・・ゲート酸化膜、５・−多
結晶シリコン層、６Ａ・・・第１のマスク、６Ｂ・・・
第２のマスク、６Ｃ・・・第３のマスク、６Ｄ・・・第
４のマスク、７Ａ、７Ｂ・・・ゲート電極、８・・・Ｎ
型ソース・ドレイン領域、９・・・Ｐ型ソース・ドレイ
ン領域、１０・・・ＮチャンネルＭＯＳトランジスタ、
２０・・・ＰチャンネルＭＯＳトランジスタ。 どゝ＼ へ く 兇 ゛−ノ ＼。
Claims (1)
- 第２導電型ウェル領域が形成された第１導電型半導体
基板上に分離用酸化膜を設けて活性領域を形成したのち
、該活性領域上にゲート酸化膜を形成する工程と、前記
ゲート酸化膜を含む全面にゲート電極材料層とフォトレ
ジスト層とを設けたのち、該フォトレジスト層をパター
ニングして第１導電型チャンネルＭＯＳトランジスタの
ゲート電極用の第１マスクと第２導電型チャンネルＭＯ
Ｓトランジスタ用領域を覆う第２のマスクとを形成する
工程と、前記第１及び第２のマスクを用いて前記ゲート
電極材料層をエッチングし、前記ウェル領域上に第１導
電型チャンネルＭＯＳトランジスタのゲート電極を形成
したのち、該ゲート電極をマスクとして不純物を導入し
前記ウェル領域表面に第１導電型のソース・ドレイン領
域を形成する工程と、前記第１及び第２のマスクを除去
し再び全面にフォトレジスト層を設けたのち、該フォト
レジスト層をパターニングして第２導電型チャンネルＭ
ＯＳトランジスタのゲート電極用の第３のマスクと第１
導電型チャンネルＭＯＳトランジスタ用領域を覆う第４
のマスクとを形成する工程と、前記第３及び第４のマス
クを用いて前記ゲート電極材料層をエッチングし第２導
電型チャンネルＭＯＳトランジスタのゲート電極を形成
したのち、該ゲート電極をマスクとして不純物を導入し
前記半導体基板表面に第２導電型のソース・ドレイン領
域を形成する工程とを含むことを特徴とするＣＭＯＳ半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148558A JPS633447A (ja) | 1986-06-24 | 1986-06-24 | Ｃｍｏｓ半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148558A JPS633447A (ja) | 1986-06-24 | 1986-06-24 | Ｃｍｏｓ半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633447A true JPS633447A (ja) | 1988-01-08 |
Family
ID=15455439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148558A Pending JPS633447A (ja) | 1986-06-24 | 1986-06-24 | Ｃｍｏｓ半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633447A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0427132A (ja) * | 1990-05-22 | 1992-01-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH04277677A (ja) * | 1991-03-06 | 1992-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5401683A (en) * | 1987-12-04 | 1995-03-28 | Agency Of Industrial Science And Technology | Method of manufacturing a multi-layered semiconductor substrate |
| US6287911B1 (en) | 1998-03-03 | 2001-09-11 | Nec Corporation | Semiconductor device with silicide layers and fabrication method thereof |
-
1986
- 1986-06-24 JP JP61148558A patent/JPS633447A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401683A (en) * | 1987-12-04 | 1995-03-28 | Agency Of Industrial Science And Technology | Method of manufacturing a multi-layered semiconductor substrate |
| JPH0427132A (ja) * | 1990-05-22 | 1992-01-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH04277677A (ja) * | 1991-03-06 | 1992-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6287911B1 (en) | 1998-03-03 | 2001-09-11 | Nec Corporation | Semiconductor device with silicide layers and fabrication method thereof |
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