KR100214558B1 - 적층형 인버터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 적층형 인버터 및 그 제조방법에 관한 것으로, 종래의 인버터는 그 인버터를 구성하는 엔모스 및 피모스 트랜지스터를 동일한 평면상에 제조하여 그 인버터의 크기가 커지게 됨으로써 집적화가 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 하부구조에 엔모스 또는 피모스 트랜지스터를 제조하고, 그 하부구조의 엔모스 또는 피모스 트랜지스터의 게이트에 다결정실리콘을 증착하고, 그 다결정실리콘을 시드로 하여 상부구조의 기판역할을 하는 다결정실리콘기판을 성장시켜 그 다결정실리콘에 상기 하부구조의 엔모스 또는 피모스 트랜지스터와는 다른 모스 트랜지스터를 제조한 후, 그 하부구조 및 상부구조의 트랜지스터를 인버터 구조로 연결함으로써, 집적화를 용이하게 하는 효과가 있다.

Description

적층형 인버터 및 그 제조방법
본 발명은 적층형 인버터 및 그 제조방법에 관한 것으로, 특히 반도체 장치의 집적화에 적당하도록 한 적층형 인버터 및 그 제조방법에 관한 것이다.
일반적으로 인버터는 엔모스 및 피모스를 직렬접속하고, 각각의 게이트를 입력단으로 사용하고, 피모스의 소스에 전원전압 엔모스의 소스에 접지전원을 접속하여 그 피모스 및 엔모스의 접속점측에서 입력과는 반대의 전위를 갖는 출력을 출력하도록 구성되며, 이와 같은 종래의 인버터 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 인버터의 제조공정 수순단면도로서, 이에 도시된 바와 같이 P형 기판(1)에 N형 불순물이온을 이온주입하여 N웰(2)을 형성한 후, 소자의 분리를 위해 P형 기판(1)과 N웰(2)의 접속면 상부에 필드산화막(3)을 증착하는 단계(도1a)와 ; 상기 증착된 필드산화막(3)의 사이에 노출된 기판(1) 및 N웰(2)의 상부에 게이트 산화막(4) 및 다결정실리콘(5)을 순차적으로 증착하고, 게이트 패턴을 형성하여 게이트를 형성하는 단계(도1b)와 ; 상기 게이트가 형성된 N웰(2)의 상부에 포토레지스트(P/R)를 도포 및 노광하고, P형 기판(1)의 상부에 형성된 게이트와 필드산화막(3)의 사이에 고농도 N형 불순물이온을 이온주입하여 고농도 N형 소스 및 드레인(6)을 형성하는 단계(도1c)와 ; 상기 게이트와 고농도 N형 소스 및 드레인(6)이 형성된 기판(1)의 상부에 포토레지스트(P/R)를 도포 및 노광하고, 상기 N웰(2)의 상부에 형성된 게이트와 필드산화막(3)의 사이에 고농도 P형 불순물이온을 이온주입하여 고농도 P형 소스 및 드레인(7)을 형성하는 단계(도1b)와 ; 상기의 공정으로 기판(1) 및 N웰의 상부에 형성된 엔모스 트랜지스터 및 피모스 트랜지스터의 상부에 산화막(8)을 증착하고, 그 산화막(8)의 일부를 식각하여 고농도 N형 소스 및 드레인(6)과 고농도 P형 소스 및 드레인(7)을 외부로 노출시키는 단계(도1e)와 ; 상기 노출된 고농도 N형 소스 및 드레인(6)의 일측과 고농도 P형 소스 및 드레인(7)에 금속을 증착하여 접속하고, N형 소스 및 드레인(6)의 타측과 P형 소스 및 드레인(7)의 타측에 금속을 증착하여 전극(9)을 형성하는 단계(도1f)와 ; 상기의 공정으로 제조된 소자의 보호를 위해 산화막(10)을 증착하는 단계(도1g)로 각 기판(1)과 ; 상기 기판(1)에 형성된 N웰(2)과 ; 상기 기판(1)과 N웰의 접속면 상부에 증착된 필드산화막(3)과 ; 상기 필드산화막(3) 사이의 기판(1) 및 N웰(2)의 상부에 형성된 엔모스 트랜지스터 및 피모스 트랜지스터와 ; 상기 피모스 트랜지스터의 드레인과 엔모스 트랜지스터의 소스를 접속하고, 그 피모스 트랜지스터의 소스와 엔모스 트랜지스터의 드레인에 전원을 인가하기 위한 전극과(9) ; 상기 엔모스 및 피모스 트랜지스터와 그 엔모스 및 피모스 트랜지스터의 소스 및 드레인에 증착된 전극의 상부에 증착된 산화막(10)을 포함하는 인버터를 제조하게 된다.
이하, 상기와 같이 구성된 종래 인버터 및 그 제조방법을 좀더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 P형 기판(1)에 N형 불순물 이온을 주입하여 N웰을 제조한다. 이는 인버터를 구성하는 피모스 및 엔모스가 제조될 영역을 구분하는 것으로 P형 기판(1)에는 엔모스 트랜지스터를 제조하고, N웰(2)에는 피모스 트랜지스터를 제조하게 된다. 또한, 상기 기판(1)과 N웰의 접속면의 상부에 로코스(LOCOS)공정을 통한 필드산화막(3)을 증착한다. 상기 필드산화막(3)은 상기 기판(1)과 N웰(2)에 제조되는 각각의 반도체 소자를 분리하며, 또한, 웨이퍼의 다른 영역에 제조되는 반도체 소자와의 분리를 목적으로 증착한다.
그 다음, 도1b에 도시한 바와 같이 상기 P형 기판(1) 및 N웰(2)의 상부에 게이트산화막(4)과 다결정실리콘(5)를 증착하고, 포토레지스트(도면생략)를 도포하고, 게이트패턴을 형성한 후, 상기 다결정실리콘(5)과 게이트 산화막(4)을 식각하여 게이트를 형성한다.
그 다음, 도1c에 도시한 바와 같이 상기 게이트가 형성된 N웰(2)의 상부에 포토레지스트(P/R)를 도포 및 노광한다. 그리고, 고농도 N형 불순물 이온을 이온주입하여 상기 게이트와 필드산화막(3)의 사이에 노출된 기판(1)에 고농도 N형 소스 및 드레인(6)을 형성한다. 이때, 포토레지스트(P/R)는 상기 주입되는 고농도 N형 불순물이온에 대한 마스크로 사용된다.
그 다음, 도1d에 도시한 바와 같이 상기 고농도 N형 소스 및 드레인(6)의 형성으로 기판(1)의 상부에 제조된 엔모스 트랜지스터의 상부 전면에 포토레지스트(P/R)를 도포 및 노광한다. 그리고, 고농도 P형 불순물 이온을 이온주입하여 상기 게이트와 필드산화막(3)의 사이에 노출된 N웰(2)에 고농도 P형 소스 및 드레인(7)을 형성하여, N웰의 상부에 피모스 트랜지스터를 제조한다. 이때, 상기 포토레지스트(P/R)는 주입되는 고농도 P형 불순물 이온에 대한 마스크로 사용된다.
그 다음, 도1e에 도시한 바와 같이 상기 피모스 및 엔모스 트랜지스터의 상부전면에 산화막(8)을 증착하고, 그 산화막(8)의 상부에 포토레지스트(도면생략)를 도포하고 패턴을 형성하여 식각을 통해 그 산화막(8)을 식각하여, 고농도 N형 및 소스 및 드레인(6) 및 P형 소스 및 드레인(7)을 노출시킨다.
그 다음, 도1f에 도시한 바와 같이 상기 노출된 고농도 N형 및 P형 소스 및 드레인(6),(7)에 금속을 증착하여 엔모스 트랜지스터 및 피모스 트랜지스터를 인버터로 사용하도록 접속한다. 즉 피모스 트랜지스터의 드레인 및 엔모스 트랜지스터의 소스를 공통 접속하여 출력단으로 사용하고, 그 피모스 트랜지스터의 소스에 전원전압을 인가하는 전극(9)을 형성하며, 상기 엔모스 트랜지스터의 드레인에 접지전원을 인가하는 전극(9)을 형성한다.
그 다음, 도1g에 도시한 바와 같이 상기 엔모스 트랜지스터 및 피모스 트랜지스터의 접속으로 제조된 인버터를 보호하는 산화막(10)을 증착하여, 제조공정을 완료한다.
상기의 공정으로 제조된 종래 인버터는 기판(1)과 그 기판(1)의 하부에 매몰되어 형성된 N웰(2)의 수평인 표면에 엔모스 및 피모스 트랜지스터를 제조하고, 그 엔모스 및 피모스 트랜지스터의 소스 및 드레인을 인버터의 구조에 맞게 금속을 사용하여 연결하여 구성하였다.
상기한 바와 같이 종래 인버터는 그 인버터를 구성하는 엔모스 트랜지스터 및 피모스 트랜지스터가 동일한 평면상에 제조되어 그 면적이 크게 됨으로써, 집적화에 용이하지 않은 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 엔모스 트랜지스터 및 피모스 트랜지스터를 다른 평면상에 제조하는 적층형 인버터 및 그 제조방법의 제공에 그 목적이 있다.
제1도는 종래 적층형 인버터의 제조공정 수순단면도.
제2도는 본 발명에 의한 적층형 인버터의 제조공정 수순단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 필드산화막
23, 31 : 게이트 24, 32 : 소스 및 드레인
25, 27, 33, 35 : 산화막 26, 28, 34 : 금속전극
29 : 다결정실리콘 30 : 다결정실리콘 기판
상기와 같은 목적은 엔모스 또는 피모스트랜지스터를 제조한 후, 그 상부에 다결정실리콘을 성장시키고, 그 성장된 다결정실리콘에 피모스 또는 엔모스 트랜지스터를 제조하고, 하층의 엔모스 또는 피모스 트랜지스터와 상층의 피모스 또는 엔모스 트랜지스터를 인버터 구조로 접속시킴으로써 달성되는 것으로, 이와 같은 본 발명에 의한 적층형 인버터 및 그 제조 방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명에 의한 적층형 인버터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(21)의 상부에 소자의 분리를 위한 필드산화막(22)을 증착한 후, 그 필드산화막의 사이에 노출된 기판(21)의 상부 중앙에 게이트(23)를 형성하는 단계(도2a)와 ; 상기 게이트(23)와 필드산화막(22)의 사이에 노출된 기판(1)에 N형 불순물 이온을 주입하여 고농도 N형 소스 및 드레인(24)을 형성하고, 상기 소스 및 드레인(24)과 게이트(23) 및 필드산화막(22)의 상부전면에 산화막(25)을 증착하고 패턴을 형성하여 식각하여, 상기 N형 소스 및 드레인(24)을 노출시키는 단계(도2b)와 ; 상기 노출된 소스 및 드레인(24)에 금속전극(26)을 형성하는 단계(도2c)와 ; 상기 금속전극(26)과 산화막(25)의 상부에 산화막(27)을 증착하고, 상기 산화막(27)을 상기 금속전극(26)이 노출되도록 식각하고, 상기 식각으로 노출된 금속전극(26)의 상부에 금속전극(28)을 증착하여 그 금속전극(28)의 표면과 상기 산화막(25)의 표면과 평행하도록 하는 단계(도2d)와 ; 상기 게이트(23)의 상부에 산화막(25), (27)을 식각하여 게이트(23)을 노출시킨 후에 그 게이트(23)의 상부에 다결정실리콘(29)을 증착하여 그 다결정실리콘(29)의 표면과 산화막(27)의 표면이 평행하도록 하는 단계(도2e)와 ; 상기 다결정실리콘(29) 및 금속전극(28)이 외부로 노출된 산화막(27)의 상부에 상기 다결정실리콘(29)을 시드로 하는 다결정실리콘 기판(30)을 성장시킨 후, 그 다결정실리콘 기판(30)의 상부에 게이트(31)를 형성하고, 게이트의 양측면에 고농도 P형 불순물 이온을 주입하여 고농도 P형 소스 및 드레인(32)을 형성하는 단계(도2f)와 ; 상기 다결정실리콘 기판(30)에 형성된 P형 소스 및 드레인(32)의 일부를 식각하여 상기 금속전극(28)을 노출시킨 후, 상기 다결정실리콘 기판(30)에 형성된 피모스 트랜지스터의 상부 및 상기 금속전극(28)의 상부에 산화막(33)을 증착하는 단계(도2g)와 ; 상기 산화막(33)을 식각하여 상기 금속전극(28) 및 P형 소스 및 드레인(32)을 노출시키는 단계(도2h)와 ; 상기 노출된 금속전극(28) 및 P형 소스 및 드레인(32)의 상부에 금속전극(34)을 증착하여 인버터의 구조를 형성하고, 그 금속전극(34) 및 산화막(27)의 상부전면에 산화막(35)을 증착하는 단계(도2i)로 기판(21)과 ; 상기 기판(21)의 상부에 증착된 필드산화막(22)과 ; 상기 필드산화막(22)의 사이에 형성한 N형 소스 및 드레인(24)과 게이트(23)를 포함하는 엔모스 트랜지스터와 ; 상기 다결정실리콘(29)에 의해 엔모스 트랜지스터의 게이트(23)와 연결되어 상기 기판(21)과는 그 기판(21)의 상부에 증착된 산화막(25), (27)을 사이에 두고 평행한 위치에 성장된 다결정실리콘 기판(30)과 ; 상기 다결정실리콘 기판(30)에 형성된 P형 소스 및 드레인(32)과 게이트(31)를 포함하는 피모스 트랜지스터와 ; 상기 산화막(25), (27)을 관통하여 피모스 트랜지스터의 P형 소스 및 드레인(32)의 일측과 상기 엔모스 트랜지스터의 N형 소스 및 드레인(22)의 일측이 접속되고, 상기 P형 소스 및 드레인(32) 및 N형 소스 및 드레인(22)의 타측에 전원전압 또는 접지전원을 인가하기 위한 금속전극(26),(28),(34)으로 구성되는 적층형 인버터를 제조한다.
이하, 상기와 같은 적층형 인버터 및 그 제조방법을 좀더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(21)의 상부에 소자의 분리를 위한 필드산화막(2)을 로코스공정을 통해 증착한다. 그리고, 상기 필드산화막(22)의 사이에 노출된 기판(21)의 상부에 게이트 산화막과 다결정실리콘을 증착한 후, 포토레지스트를 도포 및 게이트패턴을 형성하여, 상기 기판(2)의 상부중앙에 게이트(23)를 형성한다.
그 다음, 도2b에 도시한 바와 같이 상기 형성된 게이트(23)와 필드산화막(22)의 사이에 노출된 기판(1)에 N형 불순물 이온을 주입하여 N형 소스 및 드레인(24)을 형성하고, 그 기판(1)에 형성한 게이트(23), N형 소스 및 드레인(24), 필드 산화막(22)의 상부 전면에 산화막(25)을 증착하고, 그 산화막(25)의 일부를 식각하여 상기 N형 소스 및 드레인(24)이 외부에 노출되도록 한다.
그 다음, 도2c에 도시한 바와 같이 그 노출된 소스 및 드레인(24)의 상부에 금속을 증착하여 금속전극(26)을 형성한다.
그 다음, 도2d에 도시한 바와 같이 상기 형성된 금속전극(26) 및 산화막(25)의 상부전면에 산화막(27)을 증착하고, 그 산화막(27)의 일부를 식각하여 상기 금속전극(26)을 외부로 노출시킨 후, 그 금속전극(26)의 상부에 금속을 증착하여 상기 산화막(27)의 표면과 그 표면이 동일한 평면상에 위치하는 금속전극(28)을 형성한다.
그 다음, 도2e에 도시한 바와 같이 상기 산화막(27),(25)을 식각하여 상기 게이트(23)가 노출되도록 하고, 그 노출된 게이트(23)의 상부에 다결정실리콘(29)을 증착하여 그 다결정실리콘(29)의 표면 또한 상기 산화막(27)의 표면과 동일한 평면상에 위치하도록 한다.
그 다음, 도2f에 도시한 바와 같이 상기 증착된 다결정실리콘(29)을 성장의 시드(SEED)로 하여 상기 산화막(27) 및 금속전극(28)의 상부에 다결정실리콘 기판(30)을 성장시키고, 그 다결정실리콘 기판(30)의 중앙, 다시 말해서 게이트(23)와 다른 평면의 동일 위치에 게이트(31)를 형성하고, 그 게이트(31)의 좌우측 다결정실리콘 기판(30)에 P형 불순물 이온을 이온주입하여 P형 소스 및 드레인(32)을 형성한다.
그 다음, 도2g에 도시한 바와 같이 상기 P형 소스 및 드레인(32)을 식각하여 금속전극(28)을 외부로 노출시킨다. 이때 P형 소스 및 드레인(32)의 식각은 하부에 금속전극(28)보다 넓게 식각한다. 그리고, 상기 식각으로 노출된 금속전극(28)의 상부와 상기 피모스 트랜지스터가 형성된 다결정실리콘 기판(30)의 상부전면에 산화막(33)을 증착한다.
그 다음, 도2h에 도시한 바와 같이 상기 산화막(33)을 식각하여 상기 금속전극(28)과 P형 소스 및 드레인(32)을 외부로 노출시킨다.
그 다음, 도2i에 도시한 바와 같이 금속을 증착하여 상기 금속전극(28)의 일측과 상기 P형 소스 및 드레인(32)의 일측을 연결하고, 상기 금속전극(28)의 타측과 P형 소스 및 드레인(32)의 타측에 외부의 전원을 인가받을 수 있도록 금속전극(34)을 형성하고, 그 금속전극(34)과 산화막(33)의 상부에 소자의 보호를 위한 산화막(35)을 증착하여 적층형 인버터 제조공정을 완료한다.
상기한 바와 같이 본 발명에 의한 적층형 인버터는 그 인버터를 구성하는 엔모스 트랜지스터 및 피모스 트랜지스터를 각각 다른 평면에 제조하여 그 인버터의 크기를 최소화함으로써, 집적화가 용이한 효과가 있다.

Claims (6)

  1. 기판(21)의 상부에 소자의 분리를 위한 필드산화막(22)을 증착한 후, 그 필드산화막의 사이에 노출된 기판(21)의 상부 중앙에 게이트(23)를 형성하는 단계와 ; 상기 게이트(23)와 필드산화막(22)의 사이에 노출된 기판(21)에 불순물 이온을 주입하여 소스 및 드레인(24)을 형성하고, 상기 소스 및 드레인(24)과 게이트(23) 및 필드산화막(22)의 상부전면에 산화막(25)을 증착하고 패턴을 형성하여 식각하여, 상기 소스 및 드레인(24)을 노출시키는 단계와 ; 상기 노출된 소스 및 드레인(24)에 금속전극(26)을 형성하는 단계와 ; 상기 금속전극(26)과 산화막(25)의 상부에 산화막(27)을 증착하고, 상기 산화막(27)을 상기 금속전극(26)이 노출되도록 식각하고, 상기 식각으로 노출된 금속전극(26)의 상부에 금속전극(28)을 증착하여 그 금속전극(28)의 표면과 상기 산화막(25)의 표면과 평행하도록 하는 단계와; 상기 게이트(23)의 상부에 산화막(25),(27)을 식각하여 게이트(23)를 노출시킨 후에 그 게이트(23)의 상부에 다결정실리콘(29)을 증착하여 그 다결정실리콘(29)의 표면과 산화막(27)의 표면이 평행하도록 하는 단계와 ; 상기 다결정실리콘(29) 및 금속전극(28)이 외부로 노출된 산화막(27)의 상부에 상기 다결정실리콘(29)을 시드로 하는 다결정실리콘 기판(30)을 성장시킨 후, 그 다결정실리콘 기판(30)의 상부에 게이트(31)을 형성하고, 게이트의 양측면에 불순물 이온을 주입하여 소스 및 드레인(32)을 형성하는 단계와 ; 상기 다결정실리콘 기판(30)에 형성된 P형 소스 및 드레인(32)의 일부를 식각하여 상기 금속전극(28)을 노출시킨 후, 상기 다결정실리콘 기판(30)에 형성된 피모스 트랜지스터의 상부 및 상기 금속전극(28)의 상부에 산화막(33)을 증착하는 단계와; 상기 산화막(33)을 식각하여 상기 금속전극(28) 및 소스 및 드레인(32)을 노출시키는 단계와; 상기 노출된 금속전극(28) 및 소스 드레인(32)의 상부에 금속전극(34)을 증착하여 인버터의 구조를 형성하고, 그 금속전극(34) 및 산화막(27)의 상부전면에 산화막(35)을 증착하는 단계로 이루어진 것을 특징으로 하는 적층형 인버터 제조방법.
  2. 제1항에 있어서, 기판(21)에 형성하는 소스 및 드레인(24)은 N형 또는 P형의 불순물 이온을 고농도로 이온주입하여 형성하는 것을 특징으로 하는 적층형 인버터 제조방법.
  3. 제1항에 있어서, 다결정실리콘 기판(30)에 형성하는 소스 및 드레인(32)은 상기 기판(21)에 형성하는 소스 및 드레인(24)의 형성을 목적으로 주입되는 불순물 이온과는 그 형이 다른 것을 사용하는 것을 특징으로 하는 적층형 인버터 제조방법.
  4. 기판(21)과; 상기 기판(21)의 상부에 증착된 필드산화막(22)과; 상기 필드산화막(22)의 사이 기판(21)에 형성한 소스 및 드레인(24)과 게이트(23)를 포함하는 엔모스 트랜지스터와; 상기 다결정실리콘(29)에 의해 상기 엔모스 트랜지스터의 게이트(23)와 연결되어 상기 기판(21)과는 그 기판(21)의 상부에 증착된 산화막(25),(27)을 사이에 두고 평행한 위치에 성장된 다결정실리콘 기판(30)과; 상기 다결정실리콘 기판(30)에 형성된 소스 및 드레인(32)과 게이트(31)를 포함하는 피모스 트랜지스터와; 상기 산화막(25),(27)을 관통하여 피모스 트랜지스터의 P형 소스 및 드레인(32)의 일측과 상기 엔모스 트랜지스터의 N형 소스 및 드레인(22)의 일측이 접속되고, 상기 P형 소스 및 드레인(32) 및 N형 소스 및 드레인(22)의 타측에 전원전압 또는 접지전원을 인가하기 위한 금속전극(26), (28), (34)으로 구성되는 것을 특징으로 하는 적층형 인버터.
  5. 제4항에 있어서, 상기 기판(21)에 구비된 소스 및 드레인(24)은 고농도 N형 또는 고농도 P형 소스 및 드레인인 것을 특징으로 하는 적층형 인버터.
  6. 제4항에 있어서, 상기 다결정실리콘 기판(30)에 구비된 소스 및 드레인(32)은 상기 기판(21)에 구비된 소스 및 드레인(24)과는 다른 형의 소스 및 드레인인 것을 특징으로 하는 적층형 인버터.
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