KR100328812B1 - 이온 주입방법 - Google Patents

이온 주입방법 Download PDF

Info

Publication number
KR100328812B1
KR100328812B1 KR1019990036818A KR19990036818A KR100328812B1 KR 100328812 B1 KR100328812 B1 KR 100328812B1 KR 1019990036818 A KR1019990036818 A KR 1019990036818A KR 19990036818 A KR19990036818 A KR 19990036818A KR 100328812 B1 KR100328812 B1 KR 100328812B1
Authority
KR
South Korea
Prior art keywords
ion implantation
mask pattern
mask
acceleration voltage
semiconductor substrate
Prior art date
Application number
KR1019990036818A
Other languages
English (en)
Other versions
KR20010025792A (ko
Inventor
장태호
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990036818A priority Critical patent/KR100328812B1/ko
Publication of KR20010025792A publication Critical patent/KR20010025792A/ko
Application granted granted Critical
Publication of KR100328812B1 publication Critical patent/KR100328812B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks

Landscapes

  • Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

목적 : 레티클의 수를 감소시키기 위해 하나의 이온주입용 마스크패턴을 이용하여 두층의 도핑레이어를 형성시킬 수 있는 이온주입방법에 관한 것이다.
구성 : 본 발명은, 반도체 기판 상에 이온주입용 마스크패턴을 마스크로 하여 이온을 주입하는 이온주입방법에 적용되는 것으로서, 이온주입용 마스크패턴을 투과하여 도핑레이어를 형성시킬 수 있도록 제1 가속전압으로 1차 이온주입하는 단계와, 1차 이온주입후, 이온주입용 마스크패턴을 마스크로 하여 마스크 패턴을 투과할 수 없는 제2 가속전압으로 2차 이온주입하는 단계를 포함하여 하나의 마스크로 두층의 도핑레이어를 형성시키는 것이다.
효과 : 하나의 이온주입용 마스크패턴을 이용하여 반도체 기판상에 두층의 도핑레이어를 형성시킴으로써 레티클의 수를 감소시킬 수 있고, 결국 공정시간 및 비용을 감소시킬 수 있는 효과가 있다.

Description

이온 주입방법{Method of Ion Implanting}
본 발명은 반도체소자 제조공정에 관한 것으로, 상세하게는 레티클의 수를 감소시키기 위해 하나의 이온주입용 마스크패턴을 마스크로 이용하여 두층의 도핑레이어를 형성시킬 수 있는 이온주입방법에 관한 것이다.
반도체 공정에서 레티클의 수는 공정속도에 결정적인 영향을 주며 비용상승을 좌우하는 중요한 요소이다. 이 레티클중에서 이온주입 단계의 레티클의 수는 전체 반도체 공정에 비교하여 레티클에 수반된 공정 시간과 단계가 과중한 편이다. 그리고, 공정이 미세화되면서 여러 다른 위치에 다양한 도즈와 에너지 조건을 요구하여 이온주입단계는 더욱 늘어나는 추세이다. 이런 추세에서 이온주입 단계의 레티클의 수는 공정속도와 비용면에서 민감한 문제이다. 따라서, 이온주입단계에서 레티클의 수를 줄이기 위한 공정방법 및 레티클의 변형제조에 관한 연구가 진행되고 있다.
그러면, 도면을 참조하여 종래기술에 의한 이온주입과정을 간단히 설명하기로 한다.
도 2a 및 도 2b는 종래의 이온주입공정을 나타낸 도면이다. 도 2a 및 도 2b를 참조하면, 이온주입이 이루어질 영역을 개구시키는 마스크를 이용하여 포토레지스트 패턴(10)을 형성한 후, 이온주입을 실시하여 1차 도핑레이어(20)를 형성한다. 그리고나서, 포토레지스트 패턴(10)을 제거한다.
이 후, 다시 포토레지스트 패턴(10')을 형성한 후, 이온주입을 실시하여 2차 도핑레이어(30)를 형성한다. 그리고, 포토레지스트 패턴(10')을 제거한다.
이와 같이, 각 영역에 위치한 소자, 예를 들면 P형 소자와 N형 소자에 형성된 포토레지스트 패턴(10, 10')이 각 영역별로 형성되고 또한 다음과정을 위해 반드시 제거해야만 한다.
결국, 반도체소자는 다수의 확산공정, 이온주입공정, 사진공정 및 식각 공정이 유기적으로 결합되어 제조될 뿐만 아니라, 반도체소자의 제조공정에서 다수의 이온주입공정, 예컨대 필드산화막의 하부에 형성시키는 필드이온주입, 소오스와 드레인 영역을 형성시키는 소오스 드레인 이온주입등은 서로 다른 도즈량으로 P형 또는 N형의 불순물을 반도체 기판에 이온주입이 요구되고 있다. 이렇게 도핑 도즈량이 다른 이온주입공정이 여러번일때, 이온주입의 횟수만큼의 이온주입에 필요한 포토마스크가 필요하게 되며, 이온주입되는 반도체 기판상에서는 상기 이온주입의 횟수만큼 포토공정, 이온주입공정, 포토레지스트 제거 및 세척공정을 반복하지 않으면 안된다. 따라서, 반도체 장치의 고집적화, 고성능화가 진행됨에 따라 반도체 장치는 복잡한 구조가 도입되기 때문에, 반도체 기판상에서 포토공정, 이온주입공정, 포토레지스트 제거 및 세척공정을 불필요하게 반복하고 이온주입에 필요한 포토마스크의 수가 증가하게 되면, 반도체 장치는 신뢰성이 떨어지고 공정에 소요되는 비용도 증가하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 이온주입 공정단계를 감소시킴과 동시에 레티클의 수를 감소시키기 위해 하나의 이온주입용 마스크를 이용하여 두층의 도핑레이어를 형성시킬 수 있는 이온주입방법을 제공하는 데 있다.
도 1a 및 도 1b는 본 발명의 일 실시예로서, 하나의 이온주입용 마스크패턴을 이용한 이온주입공정을 나타낸 도면,
도 1c는 본 발명의 일 실시예로서, 트리플 웰이 형성된 상태를 나타낸 도면,
도 2a 및 도 2b는 종래의 이온주입공정을 나타낸 도면이다.
**도면의 주요부분에 대한 부호의 설명**
100 : 포토레지스트 패턴 200 : 1차 도핑레이어
300 : 2차 도핑레이어
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 이온주입용 마스크패턴을 마스크로 하여 이온을 주입하는 이온주입방법에 관한 것인데, 상기 이온주입용 마스크패턴을 투과하여 도핑레이어를 형성시킬 수 있도록 제1 가속전압으로 1차 이온주입하는 단계와, 상기 1차 이온주입후, 상기 이온주입용 마스크패턴을 마스크로 하여 상기 이온주입용 마스크패턴을 투과할 수 없는 제2 가속전압으로 2차 이온주입하는 단계를 포함하여 하나의 마스크로 두층의 도핑레이어를 형성시키는 것을 특징으로 한다.
이 때, 상기 1차 이온주입시 상기 이온주입용 마스크패턴을 투과하지 않는 영역은 반도체 소자에 영향을 주지않는 더미레이어에 도핑레이어가 형성되는 것이 바람직하다.
그리고, 상기 이온주입용 마스크패턴이 형성된 영역은, 상기 제1 가속전압을 낮추기 위해 NMOS영역에 형성시킨 것이 더욱 바람직하다.
이하, 본 발명의 구체적인 실시예 및 이에 따른 효과를 첨부된 도면을 참조하여 상세히 설명하는데, 본 발명이 하기의 실시예로만 한정되지 않고 청구범위의 범주를 벗어나지 않는 범위에서 여러가지 형태의 변형이 가능하다.
먼저, 반도체 기판상에 도포된 포토레지스트막에 패턴이 형성된 마스크를 통해 노광을 실시한다. 이 노광에 따라, 반도체 기판상에 형성되어 있는 감광물질인 포토레지스트막이 부분적으로 화학변화를 일으킨다. 이 후, 기판을 현상하면, 도시된 바와 같이 포토레지스트 패턴(100)이 형성된다. 이 포토레지스트 패턴(100)이이온주입용 마스크패턴이 되는 것이다. 이후에 이온주입이 이루어진다.
도 1a 및 도 1b는 본 발명의 일 실시예로서, 하나의 이온주입용 마스크패턴을 이용하여 이온주입하는 공정을 나타낸 도면이다. 도 1a를 참조하면, 반도체 기판(WF)상에 이온주입용 마스크패턴인 포토레지스트 패턴(100)이 형성되어 있다. 이 반도체 기판(WF) 상에 포토레지스트 패턴(100)은 이온주입에 대한 마스크층으로 작용하며, 본 실시예에서는 포토레지스트 패턴(100)의 두께를 30000Å(a) 정도로 형성시켰다.
상기와 같이 구성된 포토레지스트 패턴(100)이 형성된 반도체 기판(WF)의 전면에 2MeV의 1차 가속전압으로 11B(Boron)을 주입시킨다. 주입된 이온(전하입자)은 포토레지스트 패턴(100)을 투과하여 반도체 기판(WF)에 박혀서 전하를 띄는 영역인 1차 도핑레이어(200)가 형성된다.
한편, 포토레지스트 패턴(100)을 거치지 않고 반도체 기판(WF)으로 직접 이온주입되는 영역은 반도체 기판(WF)의 더미레이어(Dummy Layer)에 1차 도핑레이어(200')가 형성된다. 이 1차 도핑레이어(200')는 트리플 웰(Triple Well)의 깊이를 훨씬 넘기는 위치에 형성된다.
상기한 이온의 가속전압(Energy)과 이온주입 깊이(RP)와의 관계는 다음 표 1에 잘 나타나 있으며, 도펀트 종류와 포토레지스트(PR) 패턴의 두께와의 관계는 표 2에 잘 나타나 있다.
도펀트종류 11B 31P
PR 두께 1.253E-3*ENERGY[KeV]+0.506 1.697E-3*ENERGY[KeV]+0.772
즉, 표 1에서 가속전압과 이온종류에 따라 이온주입 깊이가 조절됨을 알 수 있고, 표 2에서 가속전압에 따라 포토레지스트 패턴(100)의 두께가 변화됨을 알 수 있다.
여기서, 1차 도핑레이어(200) 형성시 11B를 사용하는 이유는, 같은 가속전압을 사용할 경우 11B가 더 깊이 주입되기 때문이다. 또한, 포토레지스트 패턴(100)의 두께도 얇게 형성시킬 수 있음을 알 수 있다. 즉, 11B를 사용함으로써 작은 에너지를 사용하여 포토레지스트 패턴(100)을 투과할 수 있고, 트리플 웰의 깊이를 훨씬 넘길 수 있다는 것을 알 수 있다.
이 후, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(100)을 동일하게 형성시킨 상태에서 2차 이온주입이 이루어진다. 이 2차 이온주입은 31P(Phosphorus)를 이용하여 주입되는데, 가속전압은 1MeV이다. 결국, 상기 가속전압으로는 포토레지스트 패턴(100)을 투과하지 못하게 되어 반도체 기판(WF)상에 노출된 부위만이 2차 도핑레이어(300)가 형성된다.
도 1c는 본 발명의 일 실시예로서, 트리플 웰이 형성된 상태를 나타낸 도면이다. 도 1c에 도시된 바와 같이, A는 반도체 소자로서 동작하는 영역이고, B는 반도체 소자로서 동작하지 않는 더미레이어이고, C는 N형 소자가 제조되는 NMOS 영역이고, D는 P형 소자가 제조되는 PMOS 영역이다.
먼저, NMOS 소자가 형성될 P웰 영역에 포토레지스트 패턴(100)을 형성한 후, N형 소자를 형성하기 위한 이온주입하고 이를 열처리하여 P웰(210, 210')를 형성한 다음, 소자분리영역과 활성영역을 정의하기 위해 필드산화막(220, 220')을 형성시킨다. 이후, N형 소자의 역치전압 조절을 위한 이온주입(230, 230')을 실시한다.
한편, N형 소자가 형성될 P웰 영역에 포토레지스트 패턴(100)을 동일하게 형성시킨 상태에서, P형 소자를 형성하기 위한 이온주입하고 이를 열처리하여 N웰(310)를 형성한 다음, 소자분리영역과 활성영역을 정의하기 위해 필드산화막(320)을 형성시킨다. 이후, P형 소자의 역치전압 조절을 위한 이온주입(330)을 실시한다.
이상 본 발명에 의하면, 종래의 6 ~ 8 단계의 이온주입단계에서 3 ~ 4 단계로 줄어듬을 알 수 있다. 이에 따라, 레티클의 수를 줄일 수 있다.
이상, 본 발명의 일 실시예를 들어 설명하였지만, 본 발명은 이에 한정되는것이 아니고, 당업자의 통상의 지식의 범위내에서 그 변형이나 개량이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따른 이온주입방법은 하나의 이온주입용 마스크를 이용하여 두층의 도핑레이어를 형성시킴으로써 이온주입공정시간이 단축되고 레티클 제조비용이 감소한다는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 이온주입용 마스크패턴을 마스크로 하여 이온을 주입하는 이온주입방법에 있어서,
    상기 이온주입용 마스크패턴을 투과하여 도핑레이어를 형성시킬 수 있도록 제1 가속전압으로 1차 이온주입하는 단계와, 상기 1차 이온주입후, 상기 이온주입용 마스크패턴을 마스크로 하여 상기 이온주입용 마스크패턴을 투과할 수 없는 제2 가속전압으로 2차 이온주입하는 단계를 포함하여 하나의 마스크로 두층의 도핑레이어를 형성시키는 것을 특징으로 하는 이온주입방법.
  2. 제 1 항에 있어서, 상기 1차 이온주입시 상기 이온주입용 마스크패턴을 투과하지 않는 영역은 반도체 소자에 영향을 주지않는 더미레이어에 도핑레이어가 형성되는 것을 특징으로 하는 이온주입방법.
  3. 제 1 항에 있어서, 상기 이온주입용 마스크패턴이 형성된 영역은, 상기 제1 가속전압을 낮추기 위해 NMOS영역에 형성시킨 것을 특징으로 하는 이온주입방법.
KR1019990036818A 1999-09-01 1999-09-01 이온 주입방법 KR100328812B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990036818A KR100328812B1 (ko) 1999-09-01 1999-09-01 이온 주입방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990036818A KR100328812B1 (ko) 1999-09-01 1999-09-01 이온 주입방법

Publications (2)

Publication Number Publication Date
KR20010025792A KR20010025792A (ko) 2001-04-06
KR100328812B1 true KR100328812B1 (ko) 2002-03-14

Family

ID=19609608

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990036818A KR100328812B1 (ko) 1999-09-01 1999-09-01 이온 주입방법

Country Status (1)

Country Link
KR (1) KR100328812B1 (ko)

Also Published As

Publication number Publication date
KR20010025792A (ko) 2001-04-06

Similar Documents

Publication Publication Date Title
KR19980057037A (ko) 반도체소자의 삼중웰 제조방법
WO2008148090A1 (en) Improved ldmos process integration
EP0090447B1 (en) Masking process for semiconductor device manufacture
KR20090126849A (ko) 반도체 소자 및 이를 위한 sti 형성 방법
JPH11330269A (ja) ツインウェル形成方法
KR100328812B1 (ko) 이온 주입방법
KR100783283B1 (ko) 반도체 소자 및 그 제조 방법
US6406974B1 (en) Method of forming triple N well utilizing phosphorus and boron ion implantations
KR100253569B1 (ko) 3중웰을 가지는 반도체 소자의 제조방법
CN108511450B (zh) 存储器外围电路的阈值调整层的形成方法和外围电路结构
JP3430102B2 (ja) 半導体装置の製造方法
CN112928068B (zh) Cmos生产工艺中节省轻掺杂光罩数的方法
JPH0831601B2 (ja) 半導体装置の製造方法
GB2320802A (en) Method of fabricating a semiconductor device having triple wells
KR100186511B1 (ko) 반도체 장치의 웰 형성방법
KR100540332B1 (ko) 반도체 소자의 패턴 형성 방법
JPH08227936A (ja) 半導体装置及びその製造方法
JPH1027855A (ja) Cmosトランジスタの製造方法
CN116169027A (zh) 半导体装置的制作方法
JPH0479336A (ja) 半導体装置の製造方法
KR890005197B1 (ko) 씨모오스 반도체장치의 제조방법
JPH0616525B2 (ja) Mosfetデバイスの製造方法
KR19990081482A (ko) 반도체장치의 제조방법
KR100236073B1 (ko) 반도체 소자의 제조방법
KR100192166B1 (ko) 반도체 소자의 트윈웰 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070228

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee