JPH0955438A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0955438A JPH0955438A JP7228569A JP22856995A JPH0955438A JP H0955438 A JPH0955438 A JP H0955438A JP 7228569 A JP7228569 A JP 7228569A JP 22856995 A JP22856995 A JP 22856995A JP H0955438 A JPH0955438 A JP H0955438A
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- well
- ion
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 異なるイオン注入領域を形成する場合にそれ
ぞれフォトリソグラフィ工程が必要とされるため、イオ
ン注入領域の数に伴ってフォトリソグラフィ工程数が増
大し、製造工程が複雑になる。 【解決手段】 シリコン基板１の表面上にイオン注入の
フォトレジスト３を形成し、かつこのフォトレジストに
は異なる平面領域のそれぞれに平面方向に互いに交差す
る方向に延長される第１のスリット３Ａと第２のスリッ
ト３Ｂを形成する。そして、シリコン基板１に対して前
記第１のスリット３Ａの延長方向Ａから基板表面に対し
て斜め方向に第１の不純物をイオン注入して第１のイオ
ン注入領域を形成する。ついで、Ａ方向と直交する第２
のスリット３Ｂの延長方向から基板表面に対して斜め方
向に第２の不純物をイオン注入して第２のイオン注入領
域を形成する。
ぞれフォトリソグラフィ工程が必要とされるため、イオ
ン注入領域の数に伴ってフォトリソグラフィ工程数が増
大し、製造工程が複雑になる。 【解決手段】 シリコン基板１の表面上にイオン注入の
フォトレジスト３を形成し、かつこのフォトレジストに
は異なる平面領域のそれぞれに平面方向に互いに交差す
る方向に延長される第１のスリット３Ａと第２のスリッ
ト３Ｂを形成する。そして、シリコン基板１に対して前
記第１のスリット３Ａの延長方向Ａから基板表面に対し
て斜め方向に第１の不純物をイオン注入して第１のイオ
ン注入領域を形成する。ついで、Ａ方向と直交する第２
のスリット３Ｂの延長方向から基板表面に対して斜め方
向に第２の不純物をイオン注入して第２のイオン注入領
域を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の製造方法に関し、特に半導体集積回路に形成するウェ
ル、ＭＯＳトランジスタのＬＤＤ領域、ＭＯＳトランジ
スタのソース・ドレイン領域等を形成する際のイオン注
入技術を改善してその工程数を削減可能にした製造方法
に関する。
の製造方法に関し、特に半導体集積回路に形成するウェ
ル、ＭＯＳトランジスタのＬＤＤ領域、ＭＯＳトランジ
スタのソース・ドレイン領域等を形成する際のイオン注
入技術を改善してその工程数を削減可能にした製造方法
に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置に形成される
ＭＯＳ型トランジスタの製造方法の一例を説明する。ま
ず、図８（ａ）のように、Ｐ型Ｓｉ（シリコン）基板１
０１表面にシリコン酸化膜１０２を形成し、その上に窒
化膜１０２Ａを形成した後、フォトリソグラフィ技術を
用い、フォトレジスト１０３のＰ型チャネルＭＯＳトラ
ンジスタを形成するＮウェル領域を開口し、窒化膜１０
２Ａのエッチングを行い、Ｎウェル形成用の不純物（リ
ン）を選択的にイオン注入する。次に、図８（ｂ）のよ
うに、Ｐ型チャネルＭＯＳトランジスタを形成する領域
を開口したフォトレジスト１０３を除去し、イオン注入
された不純物（リン）をＰ型Ｓｉ基板１０１内に押し込
みＮウェル１０４を形成する。次いで、図８（ｃ）のよ
うに、窒化膜１０２Ａのパターニングによりむき出しに
されたシリコン酸化膜１０２の部分を窒化膜をマスクと
して高温で酸化してＮウェル１０４の直上のシリコン酸
化膜１０２を厚く成長させる。
ＭＯＳ型トランジスタの製造方法の一例を説明する。ま
ず、図８（ａ）のように、Ｐ型Ｓｉ（シリコン）基板１
０１表面にシリコン酸化膜１０２を形成し、その上に窒
化膜１０２Ａを形成した後、フォトリソグラフィ技術を
用い、フォトレジスト１０３のＰ型チャネルＭＯＳトラ
ンジスタを形成するＮウェル領域を開口し、窒化膜１０
２Ａのエッチングを行い、Ｎウェル形成用の不純物（リ
ン）を選択的にイオン注入する。次に、図８（ｂ）のよ
うに、Ｐ型チャネルＭＯＳトランジスタを形成する領域
を開口したフォトレジスト１０３を除去し、イオン注入
された不純物（リン）をＰ型Ｓｉ基板１０１内に押し込
みＮウェル１０４を形成する。次いで、図８（ｃ）のよ
うに、窒化膜１０２Ａのパターニングによりむき出しに
されたシリコン酸化膜１０２の部分を窒化膜をマスクと
して高温で酸化してＮウェル１０４の直上のシリコン酸
化膜１０２を厚く成長させる。
【０００３】続いて、図９（ａ）のように、マスクとな
った窒化膜１０２Ａを除去した後、Ｐウェル形成用の不
純物（ボロン）を選択的にイオン注入し、イオン注入さ
れた不純物（ボロン）をＰ型Ｓｉ基板１０１内に押し込
み、Ｐウェル１０５を形成する。この時、図９（ｂ）の
ように、Ｎウェル１０４にイオン注入された不純物（リ
ン）もさらに押し込まれる。その後、図９（ｃ）のよう
に、全面酸化膜除去を行い、シリコン酸化膜１０２を除
去する。
った窒化膜１０２Ａを除去した後、Ｐウェル形成用の不
純物（ボロン）を選択的にイオン注入し、イオン注入さ
れた不純物（ボロン）をＰ型Ｓｉ基板１０１内に押し込
み、Ｐウェル１０５を形成する。この時、図９（ｂ）の
ように、Ｎウェル１０４にイオン注入された不純物（リ
ン）もさらに押し込まれる。その後、図９（ｃ）のよう
に、全面酸化膜除去を行い、シリコン酸化膜１０２を除
去する。
【０００４】さらに、図１０（ａ）のように、Ｐ型Ｓｉ
基板１０１にＬＯＣＯＳ酸化膜１０６を形成し、フォト
リソグラフィ技術を用いて、フォトレジスト１０７のＮ
チャネル領域１０８ａ形成部分を開口し、選択的にＶT
調節用の不純物（ボロン）をイオン注入する。続いて、
図１０（ｂ）のように、フォトレジスト１０７を除去し
た後、フォトリソグラフィ技術を用いてフォトレジスト
１０９のＰチャネル領域１０８ｂ形成部分を開口し、選
択的にＶT 調節用の不純物（ボロン）をイオン注入し、
さらに図１０（ｃ）のように、フォトレジスト１０９を
除去する。
基板１０１にＬＯＣＯＳ酸化膜１０６を形成し、フォト
リソグラフィ技術を用いて、フォトレジスト１０７のＮ
チャネル領域１０８ａ形成部分を開口し、選択的にＶT
調節用の不純物（ボロン）をイオン注入する。続いて、
図１０（ｂ）のように、フォトレジスト１０７を除去し
た後、フォトリソグラフィ技術を用いてフォトレジスト
１０９のＰチャネル領域１０８ｂ形成部分を開口し、選
択的にＶT 調節用の不純物（ボロン）をイオン注入し、
さらに図１０（ｃ）のように、フォトレジスト１０９を
除去する。
【０００５】次に、図１１（ａ）のように、Ｎウェル１
０４とＰウェル１０５上にゲート酸化膜１１０Ａとゲー
ト電極１１０を形成し、フォトリソグラフィ技術を用い
てフォトレジスト１１１のＮ型ＬＤＤ領域１１２ａ形成
部分を開口し、選択的に不純物（リン）をイオン注入す
る。続いて、図１１（ｂ）のように、フォトレジスト１
１１を除去した後、フォトリソグラフィ技術を用いてフ
ォトレジスト１１３のＰ型ＬＤＤ領域１１２ｂ形成部分
を開口し、選択的に不純物（ボロン）をイオン注入す
る。そして、熱処理を行うことで、図１１（ｃ）のよう
にＮ型ＬＤＤ領域１１２ａとＰ型ＬＤＤ領域１１２ｂを
形成する。
０４とＰウェル１０５上にゲート酸化膜１１０Ａとゲー
ト電極１１０を形成し、フォトリソグラフィ技術を用い
てフォトレジスト１１１のＮ型ＬＤＤ領域１１２ａ形成
部分を開口し、選択的に不純物（リン）をイオン注入す
る。続いて、図１１（ｂ）のように、フォトレジスト１
１１を除去した後、フォトリソグラフィ技術を用いてフ
ォトレジスト１１３のＰ型ＬＤＤ領域１１２ｂ形成部分
を開口し、選択的に不純物（ボロン）をイオン注入す
る。そして、熱処理を行うことで、図１１（ｃ）のよう
にＮ型ＬＤＤ領域１１２ａとＰ型ＬＤＤ領域１１２ｂを
形成する。
【０００６】次に、図１２（ａ）のように、フォトリソ
グラフィ技術を用いてフォトレジスト１１４のＮ型ソー
ス・ドレイン領域１１５ａ形成部分を開口し、選択的に
不純物（ヒ素）をイオン注入する。続いて、図１２
（ｂ）のように、フォトレジスト１１４を除去した後、
フォトリソグラフィ技術を用いてフォトレジスト１１６
のＰ型ソース・ドレイン領域１１５ｂ形成部分を開口
し、選択的に不純物（ボロン）をイオン注入する。その
後、熱処理することにより、図１２（ｃ）のようにＮ型
ソース・ドレイン領域１１５ａとＰ型ソース・ドレイン
領域１１５ｂを形成し、ＣＭＯＳトランジスタを完成す
る。
グラフィ技術を用いてフォトレジスト１１４のＮ型ソー
ス・ドレイン領域１１５ａ形成部分を開口し、選択的に
不純物（ヒ素）をイオン注入する。続いて、図１２
（ｂ）のように、フォトレジスト１１４を除去した後、
フォトリソグラフィ技術を用いてフォトレジスト１１６
のＰ型ソース・ドレイン領域１１５ｂ形成部分を開口
し、選択的に不純物（ボロン）をイオン注入する。その
後、熱処理することにより、図１２（ｃ）のようにＮ型
ソース・ドレイン領域１１５ａとＰ型ソース・ドレイン
領域１１５ｂを形成し、ＣＭＯＳトランジスタを完成す
る。
【０００７】
【発明が解決しようとする課題】この従来の半導体集積
回路装置の製造方法では、Ｎ型ＭＯＳトランジスタとＰ
型ＭＯＳトランジスタの形成に際してのイオン注入時、
すなわちＶT 調整、ＬＤＤ領域、ソース・ドレイン領域
の形成時にそれぞれ異なるフォトレジストを用いて２回
のフォトリソグラフィ工程が必要とされているために、
工程が多くなり製造コストが増大するという問題があ
る。
回路装置の製造方法では、Ｎ型ＭＯＳトランジスタとＰ
型ＭＯＳトランジスタの形成に際してのイオン注入時、
すなわちＶT 調整、ＬＤＤ領域、ソース・ドレイン領域
の形成時にそれぞれ異なるフォトレジストを用いて２回
のフォトリソグラフィ工程が必要とされているために、
工程が多くなり製造コストが増大するという問題があ
る。
【０００８】また、これはＮウェルとＰウェルの製造に
際しても同じであるが、前記した例では、フォトリソグ
ラフィ工程を削減するために１回のフォトリソグラフィ
工程で行っているが、Ｎウェル領域を形成した後、ＬＯ
ＣＯＳ酸化膜を形成し、セルファラインでＰウェル領域
を形成しているため、ウェル間の段差（ＬＯＣＯＳ段
差）が生じ、この段差によりゲート電極形成時等のフォ
トリソグラフィ工程における寸法のバラツキが生じる等
の問題が生じてしまうことになる。本発明の目的は、フ
ォトリソグラフィ工程を低減するとともに、寸法上のバ
ラツキが生じることなく高精度の素子の形成が可能な半
導体集積回路装置の製造方法を提供することにある。
際しても同じであるが、前記した例では、フォトリソグ
ラフィ工程を削減するために１回のフォトリソグラフィ
工程で行っているが、Ｎウェル領域を形成した後、ＬＯ
ＣＯＳ酸化膜を形成し、セルファラインでＰウェル領域
を形成しているため、ウェル間の段差（ＬＯＣＯＳ段
差）が生じ、この段差によりゲート電極形成時等のフォ
トリソグラフィ工程における寸法のバラツキが生じる等
の問題が生じてしまうことになる。本発明の目的は、フ
ォトリソグラフィ工程を低減するとともに、寸法上のバ
ラツキが生じることなく高精度の素子の形成が可能な半
導体集積回路装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の製造方法では、
半導体基板の表面上にイオン注入のマスク材を形成し、
かつこのマスク材には異なる平面領域のそれぞれに平面
方向に互いに交差する方向に延長される第１のスリット
と第２のスリットを形成する工程と、前記半導体基板に
対して前記第１のスリットの延長方向から基板表面に対
して斜め方向に第１の不純物をイオン注入する工程と、
前記半導体基板に対して前記第２のスリットの延長方向
から基板表面に対して斜め方向に第２の不純物をイオン
注入する工程とを含むことを特徴とする。
半導体基板の表面上にイオン注入のマスク材を形成し、
かつこのマスク材には異なる平面領域のそれぞれに平面
方向に互いに交差する方向に延長される第１のスリット
と第２のスリットを形成する工程と、前記半導体基板に
対して前記第１のスリットの延長方向から基板表面に対
して斜め方向に第１の不純物をイオン注入する工程と、
前記半導体基板に対して前記第２のスリットの延長方向
から基板表面に対して斜め方向に第２の不純物をイオン
注入する工程とを含むことを特徴とする。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。まず、図１（ａ），（ｂ）に断面図
と平面図を示すように、Ｐ型Ｓｉ（シリコン）基板１の
表面にＳｉＯ2 膜２を形成し、かつその上にフォトレジ
ストを塗布したのち、フォトリソグラフィ技術を用いて
フォトレジスト３のＮウェルイオン注入領域及びＰウェ
ルイオン注入領域をスリット３Ａ，３Ｂ（例えばスリッ
ト幅１．０μｍ、間隔０．５μｍ、レジスト膜厚１．２
μｍ）として開口する。このとき、各ウェルイオン注入
領域ではスリット方向が互いに直交するように形成す
る。また、各スリットはレジスト膜厚に比較してスリッ
ト幅を極めて小さくする。
参照して説明する。まず、図１（ａ），（ｂ）に断面図
と平面図を示すように、Ｐ型Ｓｉ（シリコン）基板１の
表面にＳｉＯ2 膜２を形成し、かつその上にフォトレジ
ストを塗布したのち、フォトリソグラフィ技術を用いて
フォトレジスト３のＮウェルイオン注入領域及びＰウェ
ルイオン注入領域をスリット３Ａ，３Ｂ（例えばスリッ
ト幅１．０μｍ、間隔０．５μｍ、レジスト膜厚１．２
μｍ）として開口する。このとき、各ウェルイオン注入
領域ではスリット方向が互いに直交するように形成す
る。また、各スリットはレジスト膜厚に比較してスリッ
ト幅を極めて小さくする。
【００１１】しかる上で、同図にＡで示すように、Ｎウ
ェルイオン注入領域におけるレジストのスリット方向に
沿って基板表面に対し４５°の角度でウェル形成用の不
純物（リン）を全面に斜めイオン注入する。これによ
り、Ｐウェルイオン注入領域では、フォトレジスト３の
壁に直角方向からイオン注入が行われることになるた
め、フォトレジスト３が障壁となって基板にイオン注入
されることはない。一方、Ｎウェルイオン注入領域では
スリットの延長方向にイオン注入が行われるため、フォ
トレジスト３が障壁となるのは端部の極僅かであり、殆
どの領域においてスリットに沿ってイオン注入され、こ
の結果、図１（ｃ）のように、Ｎウェルイオン注入領域
４Ａが形成される。
ェルイオン注入領域におけるレジストのスリット方向に
沿って基板表面に対し４５°の角度でウェル形成用の不
純物（リン）を全面に斜めイオン注入する。これによ
り、Ｐウェルイオン注入領域では、フォトレジスト３の
壁に直角方向からイオン注入が行われることになるた
め、フォトレジスト３が障壁となって基板にイオン注入
されることはない。一方、Ｎウェルイオン注入領域では
スリットの延長方向にイオン注入が行われるため、フォ
トレジスト３が障壁となるのは端部の極僅かであり、殆
どの領域においてスリットに沿ってイオン注入され、こ
の結果、図１（ｃ）のように、Ｎウェルイオン注入領域
４Ａが形成される。
【００１２】次いで、図２（ａ），（ｂ）に示すよう
に、今度はＢのように基板に対して９０°水平回転させ
た方向、すなわちＰウェルイオン注入領域のフォトレジ
スト３のスリット方向に沿って基板に対し４５°の角度
でＰウェル形成用の不純物（ボロン）を全面に斜めイオ
ン注入する。これにより、Ｎウェルイオン注入領域で
は、フォトレジスト３が障壁となって基板にイオン注入
されることがなく、Ｐウェルイオン注入領域のみでスリ
ットに沿ってイオン注入され、この結果図２（ｃ）のよ
うに、Ｐウェルイオン注入領域５Ａが形成される。
に、今度はＢのように基板に対して９０°水平回転させ
た方向、すなわちＰウェルイオン注入領域のフォトレジ
スト３のスリット方向に沿って基板に対し４５°の角度
でＰウェル形成用の不純物（ボロン）を全面に斜めイオ
ン注入する。これにより、Ｎウェルイオン注入領域で
は、フォトレジスト３が障壁となって基板にイオン注入
されることがなく、Ｐウェルイオン注入領域のみでスリ
ットに沿ってイオン注入され、この結果図２（ｃ）のよ
うに、Ｐウェルイオン注入領域５Ａが形成される。
【００１３】次に、図３（ａ）のように、スリット状に
開口されたフォトレジスト３を除去し、注入された不純
物（リン及びボロン）をＰ型Ｓｉ基板１内に押し込み、
Ｎウェル４、Ｐウェル５を形成する。その後、図３
（ｂ）のように、全面酸化膜除去を行い、ＳｉＯ2 膜２
を除去する。
開口されたフォトレジスト３を除去し、注入された不純
物（リン及びボロン）をＰ型Ｓｉ基板１内に押し込み、
Ｎウェル４、Ｐウェル５を形成する。その後、図３
（ｂ）のように、全面酸化膜除去を行い、ＳｉＯ2 膜２
を除去する。
【００１４】次いで、図４（ａ）のように、Ｐ型Ｓｉ基
板１にロコス酸化膜６を形成する。次いで、図４（ｂ）
の様にフォトレジスト７を全面に形成し、かつＰウェル
５とＮウェル４とで互いに直交する方向に延びるスリッ
ト７Ａ，７Ｂ（例えばスリット幅０．８μｍ、間隔０．
３μｍ、膜厚１．２μｍ）としてパターニングする。こ
の場合も、フォトレジスト膜厚に対してスリット幅を極
めて小さくする。
板１にロコス酸化膜６を形成する。次いで、図４（ｂ）
の様にフォトレジスト７を全面に形成し、かつＰウェル
５とＮウェル４とで互いに直交する方向に延びるスリッ
ト７Ａ，７Ｂ（例えばスリット幅０．８μｍ、間隔０．
３μｍ、膜厚１．２μｍ）としてパターニングする。こ
の場合も、フォトレジスト膜厚に対してスリット幅を極
めて小さくする。
【００１５】しかる上で、図４（ｂ）及び（ｃ）のよう
に、Ｎウェル領域のＶＴ調整用の不純物（ボロン）をＡ
方向から、すなわちＰウェル領域のスリット７Ａに沿う
方向から基板表面に対し、５０°の角度で全面に斜めイ
オン注入し、Ｎチャネル領域８ａを形成する。また、基
板を水平方向に９０°回転させて、Ｐチャネル領域のＶ
Ｔ調整用の不純物（ボロン）をＢ方向から、すなわちＮ
ウェル領域のスリット７Ｂに沿う方向から基板表面に対
して５０°の角度で全面に斜めイオン注入し、Ｐチャネ
ル領域８ｂを形成する。その後、図示は省略するが、基
板に対して熱処理を施すことによりＶＴ調整されたチャ
ネル領域を形成する。
に、Ｎウェル領域のＶＴ調整用の不純物（ボロン）をＡ
方向から、すなわちＰウェル領域のスリット７Ａに沿う
方向から基板表面に対し、５０°の角度で全面に斜めイ
オン注入し、Ｎチャネル領域８ａを形成する。また、基
板を水平方向に９０°回転させて、Ｐチャネル領域のＶ
Ｔ調整用の不純物（ボロン）をＢ方向から、すなわちＮ
ウェル領域のスリット７Ｂに沿う方向から基板表面に対
して５０°の角度で全面に斜めイオン注入し、Ｐチャネ
ル領域８ｂを形成する。その後、図示は省略するが、基
板に対して熱処理を施すことによりＶＴ調整されたチャ
ネル領域を形成する。
【００１６】さらに、図５（ａ）のように、基板の表面
にゲート酸化膜９Ａを形成した後、多結晶シリコン等の
選択形成により各チャネル領域上にそれぞれゲート電極
９を形成する。続いて、図５（ｂ）のように、フォトレ
ジスト１０を形成し、かつＰチャネル領域とＮチャネル
領域とで互いに直交する方向に延びるスリット１０Ａ，
１０Ｂ（例えばスリット幅０．８μｍ、間隔０．３μ
ｍ、膜厚１．２μｍ）としてパターニングする。このと
きも、フォトレジスト膜厚に対してスリット幅を極めて
小さくする。
にゲート酸化膜９Ａを形成した後、多結晶シリコン等の
選択形成により各チャネル領域上にそれぞれゲート電極
９を形成する。続いて、図５（ｂ）のように、フォトレ
ジスト１０を形成し、かつＰチャネル領域とＮチャネル
領域とで互いに直交する方向に延びるスリット１０Ａ，
１０Ｂ（例えばスリット幅０．８μｍ、間隔０．３μ
ｍ、膜厚１．２μｍ）としてパターニングする。このと
きも、フォトレジスト膜厚に対してスリット幅を極めて
小さくする。
【００１７】そして、図５（ｂ）のように、Ｎ型ＬＤＤ
領域形成用の不純物（リン）をＮチャネル領域のスリッ
ト方向であるＡ方向から基板表面に対し、５０°の角度
で全面に斜めイオン注入する。また、基板を水平方向に
９０°回転させてＰ型ＬＤＤ領域形成用の不純物（ボロ
ン）をＰチャネル領域のスリット方向であるＢ方向から
基板表面に対して５０°の角度で全面に斜めイオン注入
する。そして、図５（ｃ）のように、フォトレジスト１
０を除去した後、熱処理によりＮ型ＬＤＤ領域１１ａ及
びＰ型ＬＤＤ領域１１ｂを形成する。
領域形成用の不純物（リン）をＮチャネル領域のスリッ
ト方向であるＡ方向から基板表面に対し、５０°の角度
で全面に斜めイオン注入する。また、基板を水平方向に
９０°回転させてＰ型ＬＤＤ領域形成用の不純物（ボロ
ン）をＰチャネル領域のスリット方向であるＢ方向から
基板表面に対して５０°の角度で全面に斜めイオン注入
する。そして、図５（ｃ）のように、フォトレジスト１
０を除去した後、熱処理によりＮ型ＬＤＤ領域１１ａ及
びＰ型ＬＤＤ領域１１ｂを形成する。
【００１８】さらに、図６（ａ）のように、全面に絶縁
膜を形成し、かつこれを異方性エッチングすることでゲ
ート電極の側面に側壁１２を形成する。しかる上で、図
６（ｂ）のように、全面にフォトレジスト１３を形成
し、Ｎ型ＬＤＤ領域とＰ型ＬＤＤ領域とで互いに直交す
る方向に延びるスリット１３Ａ，１３Ｂを形成する。こ
のスリットもフォトレジスト膜厚に対してスリット幅を
極めて小さくする。そして、Ｎ型ソース・ドレイン形成
用の不純物（ヒ素）をＡ方向から前工程と同様に斜めイ
オン注入し、基板を水平方向に９０°回転させてＰ型ソ
ース・ドレイン領域形成用の不純物（ボロン）をＢ方向
から前工程と同様に斜めイオン注入する。そして、図６
（ｃ）のように、フォトレジスト１３を除去した後、熱
処理により、Ｎ型ソース・ドレイン領域１４ａ、Ｐ型ソ
ース・ドレイン領域１４ｂを形成する。
膜を形成し、かつこれを異方性エッチングすることでゲ
ート電極の側面に側壁１２を形成する。しかる上で、図
６（ｂ）のように、全面にフォトレジスト１３を形成
し、Ｎ型ＬＤＤ領域とＰ型ＬＤＤ領域とで互いに直交す
る方向に延びるスリット１３Ａ，１３Ｂを形成する。こ
のスリットもフォトレジスト膜厚に対してスリット幅を
極めて小さくする。そして、Ｎ型ソース・ドレイン形成
用の不純物（ヒ素）をＡ方向から前工程と同様に斜めイ
オン注入し、基板を水平方向に９０°回転させてＰ型ソ
ース・ドレイン領域形成用の不純物（ボロン）をＢ方向
から前工程と同様に斜めイオン注入する。そして、図６
（ｃ）のように、フォトレジスト１３を除去した後、熱
処理により、Ｎ型ソース・ドレイン領域１４ａ、Ｐ型ソ
ース・ドレイン領域１４ｂを形成する。
【００１９】以上の工程により、図７のように、ＣＭＯ
Ｓトランジスタが形成されるが、この一連の工程におい
て、Ｎウェル４とＰウェル５の形成、Ｎチャネル領域８
ａとＰチャネル領域８ｂのＶＴ調整、Ｎ型ＬＤＤ領域１
１ａとＰ型ＬＤＤ領域１１ｂの形成、Ｎ型ソース・ドレ
イン領域１４ａとＰ型ソース・ドレイン領域１４ｂの形
成のそれぞれにおいて同一のフォトレジストをマスクに
した形成が可能となる。このため、従来方法のように、
Ｐ型及びＮ型のそれぞれを個別のフォトレジストで形成
していた場合に比較してフォトレジスト工程を１／２に
削減できる。また、Ｎウェル４とＰウェル５の形成に際
しては、両ウェルの形成工程の途中で酸化工程が不要と
されるため、両ウェルの間に段差が生じることもない。
Ｓトランジスタが形成されるが、この一連の工程におい
て、Ｎウェル４とＰウェル５の形成、Ｎチャネル領域８
ａとＰチャネル領域８ｂのＶＴ調整、Ｎ型ＬＤＤ領域１
１ａとＰ型ＬＤＤ領域１１ｂの形成、Ｎ型ソース・ドレ
イン領域１４ａとＰ型ソース・ドレイン領域１４ｂの形
成のそれぞれにおいて同一のフォトレジストをマスクに
した形成が可能となる。このため、従来方法のように、
Ｐ型及びＮ型のそれぞれを個別のフォトレジストで形成
していた場合に比較してフォトレジスト工程を１／２に
削減できる。また、Ｎウェル４とＰウェル５の形成に際
しては、両ウェルの形成工程の途中で酸化工程が不要と
されるため、両ウェルの間に段差が生じることもない。
【００２０】ここで、フォトレジストに設けたスリット
を利用した各イオン注入領域に対するイオン注入の選択
性を確保するためには、マクス材としてのフォトレジス
トの膜厚（Ｔ）、スリット幅（Ｗ）、スリット間隔
（Ｓ）、及び斜めイオン注入の基板表面に対する角度
（θ）との間に、Ｗ≦Ｔ／ｔａｎθ，Ｓ≦２μｍの関係
があることが必要である。すなわち、前記した各実施形
態のスリットの構成では、基板表面に対し２０°〜８０
°の角度でイオン注入を行うようにする。また、前記各
実施形態では第１のスリットと第２のスリットの延長方
向のなす平面上の角度が９０°の例を示しているが、こ
の角度は４５°〜９０°の間に設定することが可能であ
る。
を利用した各イオン注入領域に対するイオン注入の選択
性を確保するためには、マクス材としてのフォトレジス
トの膜厚（Ｔ）、スリット幅（Ｗ）、スリット間隔
（Ｓ）、及び斜めイオン注入の基板表面に対する角度
（θ）との間に、Ｗ≦Ｔ／ｔａｎθ，Ｓ≦２μｍの関係
があることが必要である。すなわち、前記した各実施形
態のスリットの構成では、基板表面に対し２０°〜８０
°の角度でイオン注入を行うようにする。また、前記各
実施形態では第１のスリットと第２のスリットの延長方
向のなす平面上の角度が９０°の例を示しているが、こ
の角度は４５°〜９０°の間に設定することが可能であ
る。
【００２１】
【発明の効果】以上説明した様に本発明はマスク材に交
差する方向にそれぞれスリットを形成し、このスリット
の延長方向に沿う斜め方向からそれぞれイオン注入を行
うことで、１つのマスクで異なるイオン注入を行うこと
が可能となる。これにより、Ｎウェル，Ｐウェルの形
成、あるいはＮ型，Ｐ型の各チャネル領域、ＬＤＤ領
域、ソース・ドレイン領域をそれぞれ１度のフォトリソ
グラフィ工程で形成することが可能となり、工程が短縮
されＴＡＴの改善とコスト低減を図ることができる。ま
た、ＮウェルやＰウェルの形成においても、その途中に
酸化工程が不要とされるため、ＬＯＣＯＳ酸化膜による
ウェル間段差が無くなり、ゲート電極形成時等のフォト
リソグラフィ工程における寸法バラツキが低減され、よ
り高精度なＣＭＯＳトランジスタが形成可能となり、一
層の微細化が実現できる効果がある。
差する方向にそれぞれスリットを形成し、このスリット
の延長方向に沿う斜め方向からそれぞれイオン注入を行
うことで、１つのマスクで異なるイオン注入を行うこと
が可能となる。これにより、Ｎウェル，Ｐウェルの形
成、あるいはＮ型，Ｐ型の各チャネル領域、ＬＤＤ領
域、ソース・ドレイン領域をそれぞれ１度のフォトリソ
グラフィ工程で形成することが可能となり、工程が短縮
されＴＡＴの改善とコスト低減を図ることができる。ま
た、ＮウェルやＰウェルの形成においても、その途中に
酸化工程が不要とされるため、ＬＯＣＯＳ酸化膜による
ウェル間段差が無くなり、ゲート電極形成時等のフォト
リソグラフィ工程における寸法バラツキが低減され、よ
り高精度なＣＭＯＳトランジスタが形成可能となり、一
層の微細化が実現できる効果がある。
【図１】本発明の一実施形態の製造方法を工程順に示す
図のその１である。
図のその１である。
【図２】本発明の一実施形態の製造方法を工程順に示す
図のその２である。
図のその２である。
【図３】本発明の一実施形態の製造方法を工程順に示す
図のその３である。
図のその３である。
【図４】本発明の一実施形態の製造方法を工程順に示す
図のその４である。
図のその４である。
【図５】本発明の一実施形態の製造方法を工程順に示す
図のその５である。
図のその５である。
【図６】本発明の一実施形態の製造方法を工程順に示す
図のその６である。
図のその６である。
【図７】本発明の一実施形態の製造方法を工程順に示す
図のその７である。
図のその７である。
【図８】従来の製造方法の一例を工程順に示す図のその
１である。
１である。
【図９】従来の製造方法の一例を工程順に示す図のその
２である。
２である。
【図１０】従来の製造方法の一例を工程順に示す図のそ
の３である。
の３である。
【図１１】従来の製造方法の一例を工程順に示す図のそ
の４である。
の４である。
【図１２】従来の製造方法の一例を工程順に示す図のそ
の５である。
の５である。
１ Ｐ型シリコン基板 ３ フォトレジスト ３Ａ，３Ｂ スリット ４ Ｎウェル ５ Ｐウェル ７ フォトレジスト ７Ａ，７Ｂ スリット ８ａ，８ｂ チャネル領域 ９ ゲート電極 １０ フォトレジスト １０Ａ，１０Ｂ スリット １１ａ，１１ｂ ＬＤＤ領域 １３ フォトレジスト １３Ａ，１３Ｂ スリット １４ａ，１４ｂ ソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (6)
- 【請求項１】 半導体基板に対してイオン注入を行って
不純物領域を形成する工程を含む半導体集積回路装置の
製造方法において、前記半導体基板の表面上にイオン注
入のマスク材を形成し、かつこのマスク材には異なる平
面領域のそれぞれに平面方向に互いに交差する方向に延
長される第１のスリットと第２のスリットを形成する工
程と、前記半導体基板に対して前記第１のスリットの延
長方向から基板表面に対して斜め方向に第１の不純物を
イオン注入する工程と、前記半導体基板に対して前記第
２のスリットの延長方向から基板表面に対して斜め方向
に第２の不純物をイオン注入する工程とを含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項２】 スリットは形成する不純物領域にわたっ
て複数本を並列配置する請求項１の半導体集積回路装置
の製造方法。 - 【請求項３】 マクス材の膜厚（Ｔ）、マスク材のスリ
ット幅（Ｗ）、マスク材のスリット間隔（Ｓ）、及び斜
めイオン注入の基板表面に対する角度（θ）がＷ≦Ｔ／
ｔａｎθ，Ｓ≦２μｍの関係にある請求項２の半導体集
積回路装置の製造方法。 - 【請求項４】 基板表面に対し２０°〜８０°の角度で
イオン注入をする請求項１または２の半導体集積回路装
置の製造方法。 - 【請求項５】 第１のスリットと第２のスリットの延長
方向のなす平面上の角度が４５°〜９０°の間である請
求項１ないし３のいずれかの半導体集積回路装置の製造
方法。 - 【請求項６】 第１の不純物と第２の不純物とが同一導
電型あるいは異なる導電型のいずれかである請求項１な
いし５の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7228569A JP2748896B2 (ja) | 1995-08-14 | 1995-08-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7228569A JP2748896B2 (ja) | 1995-08-14 | 1995-08-14 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955438A true JPH0955438A (ja) | 1997-02-25 |
| JP2748896B2 JP2748896B2 (ja) | 1998-05-13 |
Family
ID=16878423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7228569A Expired - Lifetime JP2748896B2 (ja) | 1995-08-14 | 1995-08-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748896B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004071664A (ja) * | 2002-08-02 | 2004-03-04 | Sony Corp | 半導体装置およびその製造方法 |
| JP2008522420A (ja) * | 2004-12-03 | 2008-06-26 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 種々異なってドープされた領域を製作するための多重マスク及び方法 |
| US7598161B2 (en) * | 2007-09-26 | 2009-10-06 | Advanced Micro Devices, Inc. | Method of forming transistor devices with different threshold voltages using halo implant shadowing |
| JP2011171603A (ja) * | 2010-02-19 | 2011-09-01 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
| US20110256674A1 (en) * | 2008-03-06 | 2011-10-20 | Kabushiki Kaisha Toshiba | Two-way Halo Implant |
-
1995
- 1995-08-14 JP JP7228569A patent/JP2748896B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004071664A (ja) * | 2002-08-02 | 2004-03-04 | Sony Corp | 半導体装置およびその製造方法 |
| JP2008522420A (ja) * | 2004-12-03 | 2008-06-26 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 種々異なってドープされた領域を製作するための多重マスク及び方法 |
| US7820342B2 (en) | 2004-12-03 | 2010-10-26 | Austriamicrosystems Ag | Multiple mask and method for producing differently doped regions |
| EP1817792B1 (de) * | 2004-12-03 | 2016-07-27 | ams AG | Mehrfachmaske und verfahren zur herstellung unterschiedlich dotierter gebiete |
| DE102004058412B4 (de) * | 2004-12-03 | 2017-03-02 | Austriamicrosystems Ag | Mehrfachmaske und Verfahren zur Herstellung unterschiedlich dotierter Gebiete und Verwendung des Verfahrens |
| US7598161B2 (en) * | 2007-09-26 | 2009-10-06 | Advanced Micro Devices, Inc. | Method of forming transistor devices with different threshold voltages using halo implant shadowing |
| US20110256674A1 (en) * | 2008-03-06 | 2011-10-20 | Kabushiki Kaisha Toshiba | Two-way Halo Implant |
| JP2011171603A (ja) * | 2010-02-19 | 2011-09-01 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2748896B2 (ja) | 1998-05-13 |
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