JP2582779B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2582779B2 JP2582779B2 JP62127704A JP12770487A JP2582779B2 JP 2582779 B2 JP2582779 B2 JP 2582779B2 JP 62127704 A JP62127704 A JP 62127704A JP 12770487 A JP12770487 A JP 12770487A JP 2582779 B2 JP2582779 B2 JP 2582779B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- ion implantation
- conductive layer
- layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はMOSトランジスタを構成する半導体装置に関
するもので、特に高密度集積回路に使用されるものであ
る。
するもので、特に高密度集積回路に使用されるものであ
る。
（従来の技術） 従来、NMOSトランジスタの形成は、第４図に示すよう
に単結晶シリコン基板１上のゲート酸化膜２を形成のの
ち、チャネルイオンの注入をし、その後、多結晶シリコ
ン膜３を堆積し、POCl3ガスを用いて、前述の多結晶シ
リコン膜３中にリンのドーピングを行なう。次にレジス
ト４をパターニング形成し、その後第５図の如くRIE（R
eactive Ion Etching）により、前述の多結晶シリコン
膜３を垂直にパターニングいて、N+ゲート電極とし、第
６図の如く前述の多結晶シリコンゲート電極３をマスク
にLDD（Lightly Doped Drain）構造を得るためのN-イオ
ン注入６を行なう。ここで７はイオン注入されたリンで
ある。次に第７図の如くリンイオンの熱拡散によって形
成されたN-拡散層８を形成し、その後拡散層８の先端か
ら後退した個所にN+層（図示せず）を形成する。
に単結晶シリコン基板１上のゲート酸化膜２を形成のの
ち、チャネルイオンの注入をし、その後、多結晶シリコ
ン膜３を堆積し、POCl3ガスを用いて、前述の多結晶シ
リコン膜３中にリンのドーピングを行なう。次にレジス
ト４をパターニング形成し、その後第５図の如くRIE（R
eactive Ion Etching）により、前述の多結晶シリコン
膜３を垂直にパターニングいて、N+ゲート電極とし、第
６図の如く前述の多結晶シリコンゲート電極３をマスク
にLDD（Lightly Doped Drain）構造を得るためのN-イオ
ン注入６を行なう。ここで７はイオン注入されたリンで
ある。次に第７図の如くリンイオンの熱拡散によって形
成されたN-拡散層８を形成し、その後拡散層８の先端か
ら後退した個所にN+層（図示せず）を形成する。
（発明が解決しようとする問題点） 現在、LDD構造を得るためのN-イオン注入、及びソー
ス、ドレイン形成用N+イオン注入は、第６図の符号６に
示す如くシリコン基板中でのチャネリング（結晶中に深
くイオンが入りすぎる）を防止するために、基板面に対
して数度の傾きをつけた斜め方向から注入が行なわてい
る。この時ゲート電極３をマスクにイオン注入するため
に、ゲート電極３の一方の側に、ゲート電極の高さに応
じたイオン注入されない領域９が形成される。これによ
り、ソース、ドレインが非対称に形成されるため、電流
駆動能力等の特性がばらつく原因となり、ソース、ドレ
インの反転を伴う回路で用いられる場合に、特に問題を
生じた。また、LDD構造を得るためのN-イオン注入の拡
散領域とゲート電極３の間にオフセット９を作ることに
なり、トランジスタの信頼性が著しく低下した。
ス、ドレイン形成用N+イオン注入は、第６図の符号６に
示す如くシリコン基板中でのチャネリング（結晶中に深
くイオンが入りすぎる）を防止するために、基板面に対
して数度の傾きをつけた斜め方向から注入が行なわてい
る。この時ゲート電極３をマスクにイオン注入するため
に、ゲート電極３の一方の側に、ゲート電極の高さに応
じたイオン注入されない領域９が形成される。これによ
り、ソース、ドレインが非対称に形成されるため、電流
駆動能力等の特性がばらつく原因となり、ソース、ドレ
インの反転を伴う回路で用いられる場合に、特に問題を
生じた。また、LDD構造を得るためのN-イオン注入の拡
散領域とゲート電極３の間にオフセット９を作ることに
なり、トランジスタの信頼性が著しく低下した。
本発明は、LDD構造を得るためのN-、ソース、ドレイ
ン形成用N+またはP+のイオン注入が、ゲート電極の影で
オフセットになることなく、対称に注入されるようにし
たことを目的とする。
ン形成用N+またはP+のイオン注入が、ゲート電極の影で
オフセットになることなく、対称に注入されるようにし
たことを目的とする。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、半導体基体上にMOSトランジスタのゲート
電極となる導電層を堆積後、等方性エッチングにより、
前記導電層の上部を選択的にけずり取った形状としたの
ち、該導電層を異方性エッチングを用いて選択的にパタ
ーニングすることにより、前記導電層の上縁部をけずり
取った形状としたゲート電極を形成し、このゲート電極
をマスクに用いたイオン注入法により前記基板の表面に
対して斜め方向からイオン注入を行い、その後、熱拡散
させてLDD構造の低濃度不純物領域を形成することを特
徴とする。
電極となる導電層を堆積後、等方性エッチングにより、
前記導電層の上部を選択的にけずり取った形状としたの
ち、該導電層を異方性エッチングを用いて選択的にパタ
ーニングすることにより、前記導電層の上縁部をけずり
取った形状としたゲート電極を形成し、このゲート電極
をマスクに用いたイオン注入法により前記基板の表面に
対して斜め方向からイオン注入を行い、その後、熱拡散
させてLDD構造の低濃度不純物領域を形成することを特
徴とする。
即ち本発明は、LDD構造を得るためのN-、ソース、ド
レイン形成用N+あるいはP+のイオン注入は、ゲート電極
をマスクとしておこなわれる。そこで本発明は、ゲート
電極によるシャドー効果が現われないように、つまりゲ
ート電極によるかげでイオン注入が現われないように、
ゲート電極上面の周囲を、パターニングの際の等方性エ
ッチング等により後退させ、その後、異方性エッチング
等により、ゲートを形成し、このゲート電極をマスクに
用いたイオン注入法により前記基板の表面に対して斜め
方向からイオン注入を行い、その後、熱拡散させてLDD
構造の低濃度不純物領域を形成するものである。
レイン形成用N+あるいはP+のイオン注入は、ゲート電極
をマスクとしておこなわれる。そこで本発明は、ゲート
電極によるシャドー効果が現われないように、つまりゲ
ート電極によるかげでイオン注入が現われないように、
ゲート電極上面の周囲を、パターニングの際の等方性エ
ッチング等により後退させ、その後、異方性エッチング
等により、ゲートを形成し、このゲート電極をマスクに
用いたイオン注入法により前記基板の表面に対して斜め
方向からイオン注入を行い、その後、熱拡散させてLDD
構造の低濃度不純物領域を形成するものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。ま
ず第１図に示す如く単結晶シリコン基体11表面に、ゲー
ト酸化膜12を例えば150Åの厚みに形成後、多結晶シリ
コン層13を例えば4000Å堆積する。その後、レジスト14
を塗布して、露光、現像を行なう。ここで、等方性エッ
チングにより、例えば2000Å前記多結晶シリコン層13を
エッチングしたのち、異方性エッチングを行ない、第２
図の如くゲート13をパターニング形成する。以下、通常
のトランジスタ形成工程と同じく、第３図の符号16ので
示されるように基板表面に対して斜め方向からのLDD N-
イオン注入、及びソース、ドレイン領域形成用のN+イオ
ン注入、またはPMOSの場合はP+イオン注入を行なう。ま
たCMOSの場合はその両方を行なう。第３図の18は上記LD
D N-イオン注入後、熱拡散によって形成された拡散層
（N-層）である。
ず第１図に示す如く単結晶シリコン基体11表面に、ゲー
ト酸化膜12を例えば150Åの厚みに形成後、多結晶シリ
コン層13を例えば4000Å堆積する。その後、レジスト14
を塗布して、露光、現像を行なう。ここで、等方性エッ
チングにより、例えば2000Å前記多結晶シリコン層13を
エッチングしたのち、異方性エッチングを行ない、第２
図の如くゲート13をパターニング形成する。以下、通常
のトランジスタ形成工程と同じく、第３図の符号16ので
示されるように基板表面に対して斜め方向からのLDD N-
イオン注入、及びソース、ドレイン領域形成用のN+イオ
ン注入、またはPMOSの場合はP+イオン注入を行なう。ま
たCMOSの場合はその両方を行なう。第３図の18は上記LD
D N-イオン注入後、熱拡散によって形成された拡散層
（N-層）である。
なお上記LDD N-イオン注入とは、Ｎチャネル型MOSのL
DD構造トランジスタの低濃度側イオン注入を意味し、N+
イオン注入とは、Ｎチャネル型MOSのLDD構造トランジス
タの高濃度側イオン注入を意味し、P+イオン注入とは、
Ｐチャネル型トランジスタのソース、ドレインを形成す
るためのイオン注入を意味する。
DD構造トランジスタの低濃度側イオン注入を意味し、N+
イオン注入とは、Ｎチャネル型MOSのLDD構造トランジス
タの高濃度側イオン注入を意味し、P+イオン注入とは、
Ｐチャネル型トランジスタのソース、ドレインを形成す
るためのイオン注入を意味する。
上記実施例の如く構成すれば、ゲート電極13の上面の
周囲が等方性エッチングによって後退し、ゲート電極の
側壁がテーパのつけられた形状になった。これにより、
LDD構造を得るためのN-及びソース、ドレイン用N+，P+
イオン注入の際のゲートのシャドー効果が減少し、イオ
ン注入領域と、ゲート電極の間にオフセットが生じなく
なった。またソース、ドレイン領域に対称に前記のイオ
ン注入がなされることになり、トランジスタの特性及び
信頼性が向上し、特性のばらつきも減少した。
周囲が等方性エッチングによって後退し、ゲート電極の
側壁がテーパのつけられた形状になった。これにより、
LDD構造を得るためのN-及びソース、ドレイン用N+，P+
イオン注入の際のゲートのシャドー効果が減少し、イオ
ン注入領域と、ゲート電極の間にオフセットが生じなく
なった。またソース、ドレイン領域に対称に前記のイオ
ン注入がなされることになり、トランジスタの特性及び
信頼性が向上し、特性のばらつきも減少した。
またソース、ドレイン領域にアルミニウムでコンタク
ト部を形成した際、該コンタクト孔内にアルミニウムが
急峻に折れ曲がるように入り込むため、その部分にアル
ミニウムの空洞ができ、これが悪さをする。これを避け
るため従来は、上記コンタクト孔を、上が広く下が狭く
なるようなテーパとなったコンタクト孔とする。すると
ゲート電極の上縁部とアルミニウム電極が近づき、これ
ら両者がショートしやすくするため、ゲート電極とコン
タクトの余裕が充分に必要であった。しかし本発明によ
れば、ゲート電極の上縁部がけずり取られているため、
上記ショートの可能性が少くなりゲート電極とコンタク
トの余裕が縮められる。このためLSIの微細化が可能と
なるものである。
ト部を形成した際、該コンタクト孔内にアルミニウムが
急峻に折れ曲がるように入り込むため、その部分にアル
ミニウムの空洞ができ、これが悪さをする。これを避け
るため従来は、上記コンタクト孔を、上が広く下が狭く
なるようなテーパとなったコンタクト孔とする。すると
ゲート電極の上縁部とアルミニウム電極が近づき、これ
ら両者がショートしやすくするため、ゲート電極とコン
タクトの余裕が充分に必要であった。しかし本発明によ
れば、ゲート電極の上縁部がけずり取られているため、
上記ショートの可能性が少くなりゲート電極とコンタク
トの余裕が縮められる。このためLSIの微細化が可能と
なるものである。
なお本発明は上記実施例に限られず種々の応用が可能
である。例えば本発明にあっては、ゲート電極に多結晶
シリコン、シリサイド、ポリサイド、金属等を用いるこ
とができる。
である。例えば本発明にあっては、ゲート電極に多結晶
シリコン、シリサイド、ポリサイド、金属等を用いるこ
とができる。
［発明の効果］ 以上説明した如く本発明によれば、ゲート部付近のイ
オン注入時に、ゲート電極の影でオフセットを生じるこ
となく、対称に注入されてトランジスタの特性、信頼性
が向上し、またコンタクト部に空洞を生じないようにコ
ンタクト孔にテーパをつけても、ゲートのコンタクトの
余裕が縮められるため、LSIの微細化にも適すものであ
る。
オン注入時に、ゲート電極の影でオフセットを生じるこ
となく、対称に注入されてトランジスタの特性、信頼性
が向上し、またコンタクト部に空洞を生じないようにコ
ンタクト孔にテーパをつけても、ゲートのコンタクトの
余裕が縮められるため、LSIの微細化にも適すものであ
る。
第１図ないし第３図は本発明の一実施例の製造工程図、
第４図ないし第７図は従来装置の製造工程図である。 11……単結晶シリコン基板、12……シリコン酸化膜、13
……多結晶シリコン層、14……レジスト、16……LDD N-
イオン注入角、18……熱拡散によって形成された拡散
層。
第４図ないし第７図は従来装置の製造工程図である。 11……単結晶シリコン基板、12……シリコン酸化膜、13
……多結晶シリコン層、14……レジスト、16……LDD N-
イオン注入角、18……熱拡散によって形成された拡散
層。
Claims (2)
- 【請求項１】半導体基板上にMOSトランジスタのゲート
電極となる導電層を堆積後、等方性エッチングにより、
前記導電層の上部を選択的にけずり取った形状としたの
ち、該導電層を異方性エッチングを用いて選択的にパタ
ーニングすることにより、前記導電層の上縁部をけずり
取った形状としたゲート電極を形成し、このゲート電極
をマスクに用いたイオン注入法により前記基板の表面に
対して斜め方向からイオン注入を行い、その後、熱拡散
させてLDD構造の低濃度不純物領域を形成することを特
徴とする半導体装置の製造方法。 - 【請求項２】前記導電層に、多結晶シリコンまたはシリ
サイド層またはポリサイド層または金属層を用いたこと
を特徴とする特許請求の範囲第１項に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127704A JP2582779B2 (ja) | 1987-05-25 | 1987-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127704A JP2582779B2 (ja) | 1987-05-25 | 1987-05-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63291471A JPS63291471A (ja) | 1988-11-29 |
| JP2582779B2 true JP2582779B2 (ja) | 1997-02-19 |
Family
ID=14966641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62127704A Expired - Fee Related JP2582779B2 (ja) | 1987-05-25 | 1987-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582779B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297738B1 (ko) * | 1999-10-07 | 2001-11-02 | 윤종용 | 챔퍼가 형성된 금속 실리사이드층을 갖춘 반도체소자의 제조방법 |
| JP2011066158A (ja) * | 2009-09-16 | 2011-03-31 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184764A (ja) * | 1982-04-22 | 1983-10-28 | Nec Corp | 集積回路装置 |
-
1987
- 1987-05-25 JP JP62127704A patent/JP2582779B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63291471A (ja) | 1988-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7276407B2 (en) | Method for fabricating semiconductor device | |
| JP2513402B2 (ja) | 半導体装置の構造及び製造方法 | |
| JP2550235B2 (ja) | Ｇｏｌｄ構造を有する半導体素子の製造方法 | |
| JPH0794715A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JP3358611B2 (ja) | 半導体装置の製造方法 | |
| JP2582779B2 (ja) | 半導体装置の製造方法 | |
| JPS6143477A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2748896B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH05226672A (ja) | 縦型電界効果トランジスタの製造方法およびその方法により製造されるトランジスタ | |
| JPH0581051B2 (ja) | ||
| JPH0322539A (ja) | 半導体装置の製造方法 | |
| KR20050069111A (ko) | 자기 정렬 바이폴라 트랜지스터 형성 방법 | |
| JPH04134831A (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPH0521454A (ja) | 半導体装置の製造方法 | |
| JPH08213601A (ja) | 半導体装置とその製造方法 | |
| JPH0521455A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05110071A (ja) | 半導体装置 | |
| JP2887902B2 (ja) | 半導体装置の製造方法 | |
| JP3241363B2 (ja) | ＢｉＣＭＯＳ集積回路装置の製造方法 | |
| JPS62147777A (ja) | Ｍｏｓ形電界効果トランジスタの製造方法 | |
| JPH0214788B2 (ja) | ||
| JPH03108727A (ja) | 半導体装置の製造方法 | |
| JPH06188259A (ja) | 半導体装置の製造方法 | |
| JPH02267943A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP2002118251A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |