JPS63202055A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63202055A JPS63202055A JP62033876A JP3387687A JPS63202055A JP S63202055 A JPS63202055 A JP S63202055A JP 62033876 A JP62033876 A JP 62033876A JP 3387687 A JP3387687 A JP 3387687A JP S63202055 A JPS63202055 A JP S63202055A
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- Japan
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- wells
- type
- epitaxial layer
- type well
- thermal oxide
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路を製造する過程に関するもの
である。特にＣＭＯ３型の半導体集積回路を製造する過
程において、ゲートとなる電極の微細加工を精密に行う
方法に関するものである。
である。特にＣＭＯ３型の半導体集積回路を製造する過
程において、ゲートとなる電極の微細加工を精密に行う
方法に関するものである。
従来の技術
半導体集積回路の微細化、高集積化が進んでおり、それ
に伴い、消費電力の点で有利なＣＭＯ３型の集積回路が
増加しつつある。
に伴い、消費電力の点で有利なＣＭＯ３型の集積回路が
増加しつつある。
徹細なＣＭＯ８型Ｏ８回路を製造する場合、Ｎ型ＭＯ８
ＦＥＴとＰ型ＭＯ８ＦＥＴのしきい値電圧を制御するた
めに、いわゆる両ウェル型の製造方法が多（用いられる
ようになってきている。しかし、この方法を自己整合に
よって行うと、両ウェル間には、少な（とも２００ｎｍ
〜３００ｎｍ程度の高さの差が生じてしまう。
ＦＥＴとＰ型ＭＯ８ＦＥＴのしきい値電圧を制御するた
めに、いわゆる両ウェル型の製造方法が多（用いられる
ようになってきている。しかし、この方法を自己整合に
よって行うと、両ウェル間には、少な（とも２００ｎｍ
〜３００ｎｍ程度の高さの差が生じてしまう。
発明が解決しようとする問題点
したがって、上述の高さの差が生じた両ウェル上に、ゲ
ート電極材料を形成し、ゲート電極のパターニングを縮
小投影露光装置によって行うと、両ウェルの間には、焦
点の差を生じることになり、ゲート電極の正確なパター
ニングができないという問題点がある。すなわち、ゲー
ト長（Ｌ）の制御が不充分となり、このことは、Ｎ型Ｍ
Ｏ８ＦＥＴとＰ型ＭＯＳＦＥＴのしきい値電圧を制御す
る上で大きな障害となっていた。
ート電極材料を形成し、ゲート電極のパターニングを縮
小投影露光装置によって行うと、両ウェルの間には、焦
点の差を生じることになり、ゲート電極の正確なパター
ニングができないという問題点がある。すなわち、ゲー
ト長（Ｌ）の制御が不充分となり、このことは、Ｎ型Ｍ
Ｏ８ＦＥＴとＰ型ＭＯＳＦＥＴのしきい値電圧を制御す
る上で大きな障害となっていた。
本発明は、ＣＭＯ８型の半導体集積回路を製造する過程
において、自己整合両ウェル方式を用いても、ウェル間
の高さの差は零に等しく、かつ次工程以降のパターニン
グに必要な段差を形成することが可能な手段を提供する
ものである。
において、自己整合両ウェル方式を用いても、ウェル間
の高さの差は零に等しく、かつ次工程以降のパターニン
グに必要な段差を形成することが可能な手段を提供する
ものである。
問題点を解決するための手段
本発明は、基板に、自己整合により両ウェルを形成した
後、エピタキシャル層を形成し、さらに自己整合によっ
て、基板の両ウェルと逆の順序で前記エピタキシャル層
に両ウェルを形成するという半導体装置の製造方法であ
る。
後、エピタキシャル層を形成し、さらに自己整合によっ
て、基板の両ウェルと逆の順序で前記エピタキシャル層
に両ウェルを形成するという半導体装置の製造方法であ
る。
作用
上記手段によって、自己整合のウェル形成に必要なイオ
ン注入阻止用の選択酸化は、両ウェルとも１回づつ行わ
れることとなり、両ウェル間に高さの差は生じさせない
ことが可能となった。加えて、選択酸化時のいわゆるバ
ーズビークによって、パターニングの目印となるウェル
の境界の線は形成されている。
ン注入阻止用の選択酸化は、両ウェルとも１回づつ行わ
れることとなり、両ウェル間に高さの差は生じさせない
ことが可能となった。加えて、選択酸化時のいわゆるバ
ーズビークによって、パターニングの目印となるウェル
の境界の線は形成されている。
実施例
以下、本発明の一実施例について第１図〜第３図の工程
順断面図を参照して説明する。
順断面図を参照して説明する。
まず、第１図のように、例えば、Ｐ型、（１００）。
１０〜１５Ωｃｍのシリコン基板１に、熱酸化膜２を５
Ｏｒ＋＋＋＋形成し、その上に窒化シリコン膜３を１１
００ｎ形成する。この基板の一主面に、Ｐ型ウェルのパ
ターニングを行い、Ｐ型ウェルの領域の窒化シリコン膜
を除去する。しかる後に、Ｐ型つェル用のイオン注入を
行う。例えば、ボロンイオン（Ｂ”）５０Ｋｅｖで１
、ＯＸ １０”ｃｍ−２の注入を行うと、Ｐ型ウェル領
域には、注入がシリコン基板まで到達し、その他の領域
は、パターニング用のレジストおよび窒化シリコン膜に
よって阻止される。ここで熱酸化を行う前処理を行った
後、熱酸化を行い、例えば、Ｐ型ウェル領域に６００ｎ
ｍ程度の熱酸化膜４を形成する。このとき、その他の領
域は、窒化シリコン膜３が酸化阻止材になり酸化されな
い。次に、窒化シリコン膜を除去し、Ｎ型ウェルのイオ
ン注入を行う。例えばリンイオン（Ｐ”） ５０Ｋｅｖ
、 １．ＯＸ １０”ｃｍ−２Ｔ：アル。スルと前述の
Ｐ型ウェル領域は、熱酸化膜６００ｎｍが注入阻止材と
なり、リンイオンは、シリコン基板まで入らず、その他
の領域のみ、リンイオンが注入される。その後、この両
ウェルの拡散を行い一主面上の熱酸化膜を完全に除去す
る。この状態では、Ｐ型ウェル領域は、Ｎ型ウェル領域
に比べ熱酸化膜の半分程度、すなわち３００ｎｍ程度低
（なっている。この後、遺切な前処理を行い、ついで、
第２図のように、エピタキシャル層５を１μｍ程度形成
する。次に最初行った順序と逆の順序で両ウェル形成を
行う。すなわち、エピタキシャル層５の上に、熱酸化膜
６を５０ｎｍ形成し、窒化シリコン膜７を１０Ｏｒ＋ｍ
形成し、フォトレジスト８を用いてＮ型ウェル形成のた
めのパターニングを行い、窒化シリコン膜を選択除去し
、Ｎ型ウェル形成のためのイオン注入を行う。次に、前
処理を行った後、第３図のように、熱酸化膜９を６００
ｎｍ形成する。しかるのち、窒化シリコン膜７を除去し
た後、Ｐ型ウェルのイオン注入を行う。つづいて、ウェ
ルの拡散を行った後、熱酸化膜６，９を除去すると、エ
ピタキシャル層５の両ウェル間には段差がなく、ウェル
の境界部分にのみ段差を形成した両ウェル構造となる。
Ｏｒ＋＋＋＋形成し、その上に窒化シリコン膜３を１１
００ｎ形成する。この基板の一主面に、Ｐ型ウェルのパ
ターニングを行い、Ｐ型ウェルの領域の窒化シリコン膜
を除去する。しかる後に、Ｐ型つェル用のイオン注入を
行う。例えば、ボロンイオン（Ｂ”）５０Ｋｅｖで１
、ＯＸ １０”ｃｍ−２の注入を行うと、Ｐ型ウェル領
域には、注入がシリコン基板まで到達し、その他の領域
は、パターニング用のレジストおよび窒化シリコン膜に
よって阻止される。ここで熱酸化を行う前処理を行った
後、熱酸化を行い、例えば、Ｐ型ウェル領域に６００ｎ
ｍ程度の熱酸化膜４を形成する。このとき、その他の領
域は、窒化シリコン膜３が酸化阻止材になり酸化されな
い。次に、窒化シリコン膜を除去し、Ｎ型ウェルのイオ
ン注入を行う。例えばリンイオン（Ｐ”） ５０Ｋｅｖ
、 １．ＯＸ １０”ｃｍ−２Ｔ：アル。スルと前述の
Ｐ型ウェル領域は、熱酸化膜６００ｎｍが注入阻止材と
なり、リンイオンは、シリコン基板まで入らず、その他
の領域のみ、リンイオンが注入される。その後、この両
ウェルの拡散を行い一主面上の熱酸化膜を完全に除去す
る。この状態では、Ｐ型ウェル領域は、Ｎ型ウェル領域
に比べ熱酸化膜の半分程度、すなわち３００ｎｍ程度低
（なっている。この後、遺切な前処理を行い、ついで、
第２図のように、エピタキシャル層５を１μｍ程度形成
する。次に最初行った順序と逆の順序で両ウェル形成を
行う。すなわち、エピタキシャル層５の上に、熱酸化膜
６を５０ｎｍ形成し、窒化シリコン膜７を１０Ｏｒ＋ｍ
形成し、フォトレジスト８を用いてＮ型ウェル形成のた
めのパターニングを行い、窒化シリコン膜を選択除去し
、Ｎ型ウェル形成のためのイオン注入を行う。次に、前
処理を行った後、第３図のように、熱酸化膜９を６００
ｎｍ形成する。しかるのち、窒化シリコン膜７を除去し
た後、Ｐ型ウェルのイオン注入を行う。つづいて、ウェ
ルの拡散を行った後、熱酸化膜６，９を除去すると、エ
ピタキシャル層５の両ウェル間には段差がなく、ウェル
の境界部分にのみ段差を形成した両ウェル構造となる。
この両ウェル構造に対し、以下は従来と同様の方法でＣ
ＭＯ８型集禎回路を製造していく。ゲート電極形成のパ
ターニングの時、両ウェル間に高さの差がないため、縮
小投影露光装置による正確なパターニングができ、Ｐ型
、Ｎ型ＭＯ８ＦＥＴのしきい値電圧を正確に制御できる
。
ＭＯ８型集禎回路を製造していく。ゲート電極形成のパ
ターニングの時、両ウェル間に高さの差がないため、縮
小投影露光装置による正確なパターニングができ、Ｐ型
、Ｎ型ＭＯ８ＦＥＴのしきい値電圧を正確に制御できる
。
発明の効果
以上のように、本発明は、半導体集梼回路を製造する過
程において、Ｐ型、Ｎ型ＭＯ３ＦＥＴのしきい値電圧を
正確に制御するために大きな効果を発揮し、その実用的
効果は、特に今後の超微細加工における正確なパターニ
ング、すなわち歩留の向上と結びついて１、極めて重要
で大きい。
程において、Ｐ型、Ｎ型ＭＯ３ＦＥＴのしきい値電圧を
正確に制御するために大きな効果を発揮し、その実用的
効果は、特に今後の超微細加工における正確なパターニ
ング、すなわち歩留の向上と結びついて１、極めて重要
で大きい。
第１図〜第３図は本発明実施例の流れを示す工程順断面
図である。 １・・・・・・Ｐ型シリコン基板、２，４，６．９・・
・・・・熱酸化膜、３，７・・・・・・窒化シリコン膜
、５・・・・・・エピタキシャル層、８・・・・・・フ
ォトレジスト。 代理人の氏名 弁理士 中尾敏男 ほか１名城
憾゛（場 餡采采 Ｑ 磯 ￥Ｈ）ｔ
図である。 １・・・・・・Ｐ型シリコン基板、２，４，６．９・・
・・・・熱酸化膜、３，７・・・・・・窒化シリコン膜
、５・・・・・・エピタキシャル層、８・・・・・・フ
ォトレジスト。 代理人の氏名 弁理士 中尾敏男 ほか１名城
憾゛（場 餡采采 Ｑ 磯 ￥Ｈ）ｔ
Claims (1)
- 半導体基板の一主面に、自己整合により両ウェルを形成
した後、エピタキシャル層を形成し、さらに自己整合に
より、基板の両ウェル形成と逆の順序で前記エピタキシ
ャル層に両ウェルを形成する工程をそなえたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033876A JPS63202055A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033876A JPS63202055A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202055A true JPS63202055A (ja) | 1988-08-22 |
Family
ID=12398718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033876A Pending JPS63202055A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202055A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0369336A2 (en) * | 1988-11-14 | 1990-05-23 | National Semiconductor Corporation | Process for fabricating bipolar and CMOS transistors on a common substrate |
| US5661067A (en) * | 1995-07-26 | 1997-08-26 | Lg Semicon Co., Ltd. | Method for forming twin well |
| US5766970A (en) * | 1992-02-25 | 1998-06-16 | Samsung Electronics Co., Ltd. | Method of manufacturing a twin well semiconductor device with improved planarity |
-
1987
- 1987-02-17 JP JP62033876A patent/JPS63202055A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0369336A2 (en) * | 1988-11-14 | 1990-05-23 | National Semiconductor Corporation | Process for fabricating bipolar and CMOS transistors on a common substrate |
| US5554554A (en) * | 1988-11-14 | 1996-09-10 | National Semiconductor Corporation | Process for fabricating two loads having different resistance levels in a common layer of polysilicon |
| US5766970A (en) * | 1992-02-25 | 1998-06-16 | Samsung Electronics Co., Ltd. | Method of manufacturing a twin well semiconductor device with improved planarity |
| US5661067A (en) * | 1995-07-26 | 1997-08-26 | Lg Semicon Co., Ltd. | Method for forming twin well |
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