JPS61204972A - Ｍｉｓトランジスタ−の製造方法 - Google Patents
Ｍｉｓトランジスタ−の製造方法Info
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- JPS61204972A JPS61204972A JP4545485A JP4545485A JPS61204972A JP S61204972 A JPS61204972 A JP S61204972A JP 4545485 A JP4545485 A JP 4545485A JP 4545485 A JP4545485 A JP 4545485A JP S61204972 A JPS61204972 A JP S61204972A
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- insulating film
- gate
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Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 abstract description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- -1 boron ions Chemical class 0.000 abstract 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 241000254032 Acrididae Species 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
の要望に応じて選択したＭ工Ｓトランジスターのしきい
値電圧をイオン注入法により変化させるプロセスにおい
て、ターンアラウンドタイムを短くするためにＭなどの
配線層形成後にゲート電極上からイオン注入を行い、し
きい値電圧を調整するＭＩＤトランジスターの製造方法
に関する。
値電圧をイオン注入法により変化させるプロセスにおい
て、ターンアラウンドタイムを短くするためにＭなどの
配線層形成後にゲート電極上からイオン注入を行い、し
きい値電圧を調整するＭＩＤトランジスターの製造方法
に関する。
〔発明の概要」
本発明は、マスクＲＯＭ製造プロセスにおいて、す７ト
オフ法を用りることにより、高歩留りでＭ配線形成後の
ＶＴＩ（制御を行えるようにしたものである。
オフ法を用りることにより、高歩留りでＭ配線形成後の
ＶＴＩ（制御を行えるようにしたものである。
〔従来の技術」
従来、たとえばゲート電極としてｐｏｌｙ Ｓｉ を用
いるＭＩＳ）ラーンシスターの製造方法では、第２図に
示すように、基板１上にソース・ドレイン５、ゲート絶
縁膜３、ゲート４を形成した後に（第２図（ａ））、絶
縁膜７、Ｍ配線８を形成しく第２図（１）） ）、次に
トランジスター領域上の絶縁膜５及び７全選択的にエツ
チングして、ｐｏｎｙｓ ｉゲーｋＡＬ−人 乙 ノ
＋Ｊ−１ノ汁 １１＋ ＋ ル １４１古吉
■−亦ル誹Ｐる（１λ２メＩ（Ｃ）、）方法が知られで
いた。
いるＭＩＳ）ラーンシスターの製造方法では、第２図に
示すように、基板１上にソース・ドレイン５、ゲート絶
縁膜３、ゲート４を形成した後に（第２図（ａ））、絶
縁膜７、Ｍ配線８を形成しく第２図（１）） ）、次に
トランジスター領域上の絶縁膜５及び７全選択的にエツ
チングして、ｐｏｎｙｓ ｉゲーｋＡＬ−人 乙 ノ
＋Ｊ−１ノ汁 １１＋ ＋ ル １４１古吉
■−亦ル誹Ｐる（１λ２メＩ（Ｃ）、）方法が知られで
いた。
〔発明が解決しようとする問題点ｊ
（７かし７、従来のＭＩＳ トランジスターの製造方法
では、第２図（ｃ）Ｋ示すように絶縁膜３及び７を丁、
ノヂノグする際、ｐ ｏ １ ｙ １１１ゲート４の下
面に接するゲート・絶縁膜１１もサイドエツチングさｉ
るｔめ、層間絶縁膜１０を形成した時にｐｏｌｙθ土ゲ
ヘ〜ト４の下（ｔｍ空孔１２が形成され（・８２図（ｄ
））、ｐｏい７Ｂｊ ゲー ト４と幕板１曲のリーク
屯流発４ｔど七子持ゲ［など素子特性が劣化するという
問題、うＸ 、ｆ−） つ Ａヒ 。
では、第２図（ｃ）Ｋ示すように絶縁膜３及び７を丁、
ノヂノグする際、ｐ ｏ １ ｙ １１１ゲート４の下
面に接するゲート・絶縁膜１１もサイドエツチングさｉ
るｔめ、層間絶縁膜１０を形成した時にｐｏｌｙθ土ゲ
ヘ〜ト４の下（ｔｍ空孔１２が形成され（・８２図（ｄ
））、ｐｏい７Ｂｊ ゲー ト４と幕板１曲のリーク
屯流発４ｔど七子持ゲ［など素子特性が劣化するという
問題、うＸ 、ｆ−） つ Ａヒ 。
Ｌ問題点全解決−，１７１）だめの手段つり、 ＝［層
間［電点を解決するために、この発明しユ、素子上の層
間絶縁膜’ｔ ＩＪフトオフ法により除去する乙とにし
た。
間［電点を解決するために、この発明しユ、素子上の層
間絶縁膜’ｔ ＩＪフトオフ法により除去する乙とにし
た。
〔５作用、〕
上記のように、リフトオフ法を用いることにより、ゲー
ト絶縁膜のエツチング全せずにゲート電接表面全露出さ
虻られるため、ゲート絶縁膜のサイドエツチングによる
素子特性の劣化を防止できる。
ト絶縁膜のエツチング全せずにゲート電接表面全露出さ
虻られるため、ゲート絶縁膜のサイドエツチングによる
素子特性の劣化を防止できる。
〔実施例コ
以下にこの発明の実施例全図面にもとづいて説明する。
第１図（ａ）〜第１図（ｅ）は、本発明のＭＩＳトラン
ジスターの製造方法の一実施例全説明するだめの工程順
の断面図である。第１図（ａ）は厚さ約５００ＯＡのｐ
ｏｌｙｓｉゲート４をマスクとしてソース・ドレイン５
全形成する工程の断面図である。
ジスターの製造方法の一実施例全説明するだめの工程順
の断面図である。第１図（ａ）は厚さ約５００ＯＡのｐ
ｏｌｙｓｉゲート４をマスクとしてソース・ドレイン５
全形成する工程の断面図である。
熱酸化法で形成ｌ−た約６０ＯＡのゲート酸化膜５全通
してＰ型基板１中［ＩＪンのイオン注入を行いＮ型・・
′）ソース・ドレイン５を形成する。次に、約１．５μ
ｍ厚のＡ１． ｆ ｘ バッタ法てより形成し、フォト
リソグラフィ一工程及びリン酸を用いたＭ７エツチング
エ程により、ｐｏｌ、ｙｓｉゲート４及びゲート酸化膜
３上に、リフトオフ時のマスクとして用いるＡ１６ｆｆ
＜形成する。次に、約１．０μｍ厚の層間絶縁膜（たと
えばｓｒ、Ｑ３ ） ７ ”ｆ ＣＶ Ｄ法により形
成する（第１図（ｂ））。次に、水ど希釈したＩ（Ｆ
’ｉ用い１〜２分程度の８１０２エツチングを行なう。
してＰ型基板１中［ＩＪンのイオン注入を行いＮ型・・
′）ソース・ドレイン５を形成する。次に、約１．５μ
ｍ厚のＡ１． ｆ ｘ バッタ法てより形成し、フォト
リソグラフィ一工程及びリン酸を用いたＭ７エツチング
エ程により、ｐｏｌ、ｙｓｉゲート４及びゲート酸化膜
３上に、リフトオフ時のマスクとして用いるＡ１６ｆｆ
＜形成する。次に、約１．０μｍ厚の層間絶縁膜（たと
えばｓｒ、Ｑ３ ） ７ ”ｆ ＣＶ Ｄ法により形
成する（第１図（ｂ））。次に、水ど希釈したＩ（Ｆ
’ｉ用い１〜２分程度の８１０２エツチングを行なう。
この時、層間絶縁膜７のＡ１６のエラ：）上の部分は、
干坦部に比べ薄く膜厚が１０００〜２０００λになって
いるため、上記エツチングの際除去される。
干坦部に比べ薄く膜厚が１０００〜２０００λになって
いるため、上記エツチングの際除去される。
従って、Ｍ、６はエツジが無用しち構造になる。
（第１図（Ｃ））。次Ｖこ、リン酸を用いたＭエツチン
グを・行うと、前記Ａ１６の露出部からエツチング液が
浸透するので、Ｍ、６及びＡ１６上の！一層間絶縁膜が
除去される。次に、配線層として用いるＡ１．全１、
Ｄ −１，５Ｂｍの厚さに形成し、フォトリソグラフィ
ー及びエツチングを行いＭ配線）−８を形成する（第１
図（ｄ））。ここまで半導体基板を加工しておいて、ど
のＭＩＳ トランジスターのＶＴＨｆ、１調整」イ）か
という仕様が決定した時点で、ＶＴＲを調整−するＭ丁
Ｓトランジスタ一部のみ開孔するよう圧１．０・〜ｉａ
μｍ 、＊のレジス）ｔパターニングして、次に例えば
ボロンで１００−２００ ｋｅｖ のエネルギーでイ
メン注入することによりｐｏ’ｌｓｉ ゲート４下のチ
ャネル領域の不純物濃度金かえ、ＶＴＲ全制御する。次
に、最終保護膜１０全、たとえば厚さ１．５ ｔｔｍの
５ｉ３Ｎ４７どで形成しく第１図（θ））、バンド部開
札工程をへ、てＭ Ｉ Ｓ トランジスター・が完成す
る。
グを・行うと、前記Ａ１６の露出部からエツチング液が
浸透するので、Ｍ、６及びＡ１６上の！一層間絶縁膜が
除去される。次に、配線層として用いるＡ１．全１、
Ｄ −１，５Ｂｍの厚さに形成し、フォトリソグラフィ
ー及びエツチングを行いＭ配線）−８を形成する（第１
図（ｄ））。ここまで半導体基板を加工しておいて、ど
のＭＩＳ トランジスターのＶＴＨｆ、１調整」イ）か
という仕様が決定した時点で、ＶＴＲを調整−するＭ丁
Ｓトランジスタ一部のみ開孔するよう圧１．０・〜ｉａ
μｍ 、＊のレジス）ｔパターニングして、次に例えば
ボロンで１００−２００ ｋｅｖ のエネルギーでイ
メン注入することによりｐｏ’ｌｓｉ ゲート４下のチ
ャネル領域の不純物濃度金かえ、ＶＴＲ全制御する。次
に、最終保護膜１０全、たとえば厚さ１．５ ｔｔｍの
５ｉ３Ｎ４７どで形成しく第１図（θ））、バンド部開
札工程をへ、てＭ Ｉ Ｓ トランジスター・が完成す
る。
この発明は以上説明したように、Ｍ配線形成後にトラン
ジスターのＶＴｉ（制御を行うプロセスで従来あったリ
ーク電流が大きいというような問題全解決できたので、
客先の仕様が決１つでがら製品完成までの工程が少ない
、即ち、ターンアラウンドタイムの短いプロセスの高歩
留り化に大きく寄与する。
ジスターのＶＴｉ（制御を行うプロセスで従来あったリ
ーク電流が大きいというような問題全解決できたので、
客先の仕様が決１つでがら製品完成までの工程が少ない
、即ち、ターンアラウンドタイムの短いプロセスの高歩
留り化に大きく寄与する。
【図面の簡単な説明】
第１図ω）〜第１図（ｏ）は本発明の製造方法にかがる
工程！！＠の断面図、第２図（ａ）〜第２図（ｄ）は従
来の製造方法ｆかかる工程順の断面図である。 １・・・Ｐ型基板、２・・・フィールド酸化膜、５・・
・ゲート酸化膜、４・・・ｐｏｌｙｓｊ−ゲート、５・
・・ソースドレイン、６・・・Ａ５．７・・・層間絶縁
膜、８・・・Ａ、ｌ、？・・・注入不純物、１０・・・
最終保護膜、１１・・・ゲート酸化膜、１２・・・空孔
以 上田願人 セイコーＴ扛子工業株式会
社 Ｔ１図 第２図
工程！！＠の断面図、第２図（ａ）〜第２図（ｄ）は従
来の製造方法ｆかかる工程順の断面図である。 １・・・Ｐ型基板、２・・・フィールド酸化膜、５・・
・ゲート酸化膜、４・・・ｐｏｌｙｓｊ−ゲート、５・
・・ソースドレイン、６・・・Ａ５．７・・・層間絶縁
膜、８・・・Ａ、ｌ、？・・・注入不純物、１０・・・
最終保護膜、１１・・・ゲート酸化膜、１２・・・空孔
以 上田願人 セイコーＴ扛子工業株式会
社 Ｔ１図 第２図
Claims (2)
- （１）ゲート電極を選択的にマスクするマスク層を形成
し、前記マスク層上に層間絶縁膜を形成し、前記マスク
層をエッチング除去すると同時に前記マスク層上の前記
層間絶縁膜を選択的に除去し、前記ゲート電極上から不
純物をイオン注入することによりしきい値電圧を制御す
ることを特徴とするＭＩＳトランジスターの製造方法。 - （２）前記ゲート電極がｐｏｌｙｓｉからなり、前記マ
スク層がＡｌからなることを特徴とする特許請求の範囲
第１項記載のＭＩＳトランジスターの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4545485A JPS61204972A (ja) | 1985-03-07 | 1985-03-07 | Ｍｉｓトランジスタ−の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4545485A JPS61204972A (ja) | 1985-03-07 | 1985-03-07 | Ｍｉｓトランジスタ−の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61204972A true JPS61204972A (ja) | 1986-09-11 |
Family
ID=12719793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4545485A Pending JPS61204972A (ja) | 1985-03-07 | 1985-03-07 | Ｍｉｓトランジスタ−の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204972A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5607868A (en) * | 1994-06-15 | 1997-03-04 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with channel ion implantation through a conductive layer |
-
1985
- 1985-03-07 JP JP4545485A patent/JPS61204972A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5607868A (en) * | 1994-06-15 | 1997-03-04 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with channel ion implantation through a conductive layer |
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