JPS6169176A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特にｐｎ接
合を有する接合型電界効果トランジスタ（以下、ＪＦＥ
Ｔと記す）の製造方法に関するものである。
合を有する接合型電界効果トランジスタ（以下、ＪＦＥ
Ｔと記す）の製造方法に関するものである。
従来のこの種の製造方法を説明するためのものとして、
第２図（ａｌ〜（勢に示すも°のがあった。図において
、１は半導体基板、２は動作層、３は絶縁膜、４はホト
レジスト、５はイオン注入層、６は ゛ゲート電
極、７はソース・ドレイン電極である。
第２図（ａｌ〜（勢に示すも°のがあった。図において
、１は半導体基板、２は動作層、３は絶縁膜、４はホト
レジスト、５はイオン注入層、６は ゛ゲート電
極、７はソース・ドレイン電極である。
次に製造方法についてその工程を説明する。
まず、第２図（ａｌに示すように、動作層２が形成され
た半導体基板１上に絶縁膜３を形成する。次に、第２図
中）に示すように、ホトレジスト４を塗布し、露光、現
像を行ってレジストパターンを形成する０次に、第２図
（Ｃ）に示すように、ホトレジスト４をマスクとしてイ
オン注入層５を形成し、第２図（ｄ）に示すように、絶
縁膜３をエツチングする０次に、第２図（８１に示すよ
うに、ホトレジスト４を除去し、第２図（ｆ）に示すよ
うに、ゲート電極６を形成し、第２図（沿に示すように
、絶縁膜３を除去した後に、ソース・ドレイン電極７を
形成する。
た半導体基板１上に絶縁膜３を形成する。次に、第２図
中）に示すように、ホトレジスト４を塗布し、露光、現
像を行ってレジストパターンを形成する０次に、第２図
（Ｃ）に示すように、ホトレジスト４をマスクとしてイ
オン注入層５を形成し、第２図（ｄ）に示すように、絶
縁膜３をエツチングする０次に、第２図（８１に示すよ
うに、ホトレジスト４を除去し、第２図（ｆ）に示すよ
うに、ゲート電極６を形成し、第２図（沿に示すように
、絶縁膜３を除去した後に、ソース・ドレイン電極７を
形成する。
しかるに、従来の製造方法は以上のように構成されてお
り、ホトレジストを塗布し、露光、現像を行ない、レジ
ストパターン４を形成するため、工程数が多かった。ま
た、レジストパターン４では微細なパターン（１μｍ以
下）を形成することが困難であり、高性能のＪＦＥＴを
形成することができない問題点があった。
り、ホトレジストを塗布し、露光、現像を行ない、レジ
ストパターン４を形成するため、工程数が多かった。ま
た、レジストパターン４では微細なパターン（１μｍ以
下）を形成することが困難であり、高性能のＪＦＥＴを
形成することができない問題点があった。
この発明は、このような問題点を解消するためになされ
たもので、工程数を減少でき、また微細なゲートを形成
できるＪＦＥＴの製造方法を得ることを目的とするもの
である。
たもので、工程数を減少でき、また微細なゲートを形成
できるＪＦＥＴの製造方法を得ることを目的とするもの
である。
ｃ問題点を解決するための手段〕
この発明に係る半導体装置の製造方法は、半導ｆ
体基板上のゲート電極を形成すべきｐ型（又はｎ
型）の動作層にｎ型（又はｐ型）のイオンを絶縁膜を通
して集束イオンビームにて注入して動作層のイオン注入
層を形成するようにしたものである。
体基板上のゲート電極を形成すべきｐ型（又はｎ
型）の動作層にｎ型（又はｐ型）のイオンを絶縁膜を通
して集束イオンビームにて注入して動作層のイオン注入
層を形成するようにしたものである。
この発明においては、半導体基板上のゲート電極を形成
すべきｐ型（又はｎ型）の動作層に絶縁膜を通して集束
イオンビームでｎ型（又はｐ型）のイオンを注入して動
作層のイオン注入層を形成し、絶縁膜のイオンが注入さ
れた層を除去し、アニールし、ゲート電極、ソース′・
ドレイン電極を形成する。
すべきｐ型（又はｎ型）の動作層に絶縁膜を通して集束
イオンビームでｎ型（又はｐ型）のイオンを注入して動
作層のイオン注入層を形成し、絶縁膜のイオンが注入さ
れた層を除去し、アニールし、ゲート電極、ソース′・
ドレイン電極を形成する。
第１図（ａ）〜（ｅ）はこの発明の一実施例による半導
体装置の製造方法を説明するためのものである。
体装置の製造方法を説明するためのものである。
図において、１はＧａＡｓの半導体基板、２は該基板１
上面のｎ型の動作層、３は該動作層２上に形成された絶
縁膜であり、、シリコン窒化膜を用いている。６はｐ型
の導電形のゲート電極、８はＢｅのｐ型イオンの集束イ
オンビーム、５１は該イオンビーム８にてｐ型のイオン
を注入して形成された動作層のイオン注入層であり、そ
れはゲート電極６とオーミック接触する。３１は絶縁膜
のイオン注入層、７はソース・ドレイン電極である。
上面のｎ型の動作層、３は該動作層２上に形成された絶
縁膜であり、、シリコン窒化膜を用いている。６はｐ型
の導電形のゲート電極、８はＢｅのｐ型イオンの集束イ
オンビーム、５１は該イオンビーム８にてｐ型のイオン
を注入して形成された動作層のイオン注入層であり、そ
れはゲート電極６とオーミック接触する。３１は絶縁膜
のイオン注入層、７はソース・ドレイン電極である。
次に装置の製造方法について説明する。
この方法では、ＧａＡｓなどの半導体基板１の上に、Ｓ
ｉの選択イオン注入によりｎ型の動作層２を形成し、そ
の上にシリコン窒化膜などの絶縁膜３を１０００人程度
１ラズマＣＶＤ法により形成する（第１図（ａ）参照）
。次にゲートを形成する領域に、Ｂｅなどのｐ型の伝導
性を有するイオンを集束イオンビーム８を用いて巾０．
１μｍで注入し、動作層のイオン注入ｆｆ１５１を形成
する（第１図（ｂｌ参照）。
ｉの選択イオン注入によりｎ型の動作層２を形成し、そ
の上にシリコン窒化膜などの絶縁膜３を１０００人程度
１ラズマＣＶＤ法により形成する（第１図（ａ）参照）
。次にゲートを形成する領域に、Ｂｅなどのｐ型の伝導
性を有するイオンを集束イオンビーム８を用いて巾０．
１μｍで注入し、動作層のイオン注入ｆｆ１５１を形成
する（第１図（ｂｌ参照）。
次に絶縁膜のイオン注入層３１をＨＦ ： ＮＨ４Ｆ＝
１−６でエツチング除去する。このとき絶縁膜のイオン
注入層３１はイオンを注入されていない領域よりも速く
エツチングされ、絶縁膜のイオン注入層３１を除去でき
る（第１図（Ｃ１参照）。次にアニールを行った後、Ａ
ｕ−Ｇｅなどのゲート電極６をリフトオフ法により動作
層のイオン注入層５１の上に形成する（第１図（ｄ）参
照）。次に絶縁膜３を除去し、Ａｕ−Ｇｅ等のオーミッ
ク接触を有するソース・ドレイン電極７を形成する（第
１図ｔｅｌ参照）。
１−６でエツチング除去する。このとき絶縁膜のイオン
注入層３１はイオンを注入されていない領域よりも速く
エツチングされ、絶縁膜のイオン注入層３１を除去でき
る（第１図（Ｃ１参照）。次にアニールを行った後、Ａ
ｕ−Ｇｅなどのゲート電極６をリフトオフ法により動作
層のイオン注入層５１の上に形成する（第１図（ｄ）参
照）。次に絶縁膜３を除去し、Ａｕ−Ｇｅ等のオーミッ
ク接触を有するソース・ドレイン電極７を形成する（第
１図ｔｅｌ参照）。
このように本実施例の方法では、ホトレジスト４を用い
ず、絶縁膜３を通して直接動作層２にイオン注入したの
で、工程数を著しく減少させることができ、歩留の向上
が得られる。また、集束イオンビームで直接注入するこ
とで、非常に微細な領域への注入を行なったので、より
微細なゲートを形成でき、高性能のＪＦＥＴが得られる
。
ず、絶縁膜３を通して直接動作層２にイオン注入したの
で、工程数を著しく減少させることができ、歩留の向上
が得られる。また、集束イオンビームで直接注入するこ
とで、非常に微細な領域への注入を行なったので、より
微細なゲートを形成でき、高性能のＪＦＥＴが得られる
。
なお、上記実施例では絶縁膜３にシリコン窒化膜を用い
たが、シリコン酸化膜などのその他の絶縁膜でもよい。
たが、シリコン酸化膜などのその他の絶縁膜でもよい。
また、Ｂｅの集束イオンビームを用いたが、その他のｐ
型の伝導形のイオンの集束イオンビームでもよい。さら
に、動作層がｎ型。
型の伝導形のイオンの集束イオンビームでもよい。さら
に、動作層がｎ型。
ゲートがｐ型の導電形のものであったが、その逆でもよ
い。さらにまた、ＧａＡｓを基板としたが、Ｓｉ或いは
他のｍ−ｖ族、 ＩＩ−ＶＩ族半導体でもよい。
い。さらにまた、ＧａＡｓを基板としたが、Ｓｉ或いは
他のｍ−ｖ族、 ＩＩ−ＶＩ族半導体でもよい。
以上のように、この発明に係る半導体装置の製造方法に
よれば、ゲート電極を形成すべきｐ型（又はｎ型）の動
作層にｎ型（又はｐ型）のイオンを絶縁膜を通して集束
イオンビームにて注入して動作層のイオン注入層を形成
したので、工程数を短縮することができ、歩留を向上で
きる。また、微細な構造のゲートを形成することが可能
となり、半導体装置の性能を向上できる効果がある。
よれば、ゲート電極を形成すべきｐ型（又はｎ型）の動
作層にｎ型（又はｐ型）のイオンを絶縁膜を通して集束
イオンビームにて注入して動作層のイオン注入層を形成
したので、工程数を短縮することができ、歩留を向上で
きる。また、微細な構造のゲートを形成することが可能
となり、半導体装置の性能を向上できる効果がある。
第１図（ａｌないしｔｅｌはこの発明の一実施例による
半導体装置の製造方法を説明するための断面図、第２図
（ａｌないしくｇ）は従来の製造法を説明するための断
面図である。 １・・・半導体基板、２・・・動作層、３・・・絶縁膜
、３１・・・絶縁膜のイオン注入層、５１・・・動作層
のイオン注入層、６・・・ゲート電極、７・・・ソース
・ドレイン電極、８・・・集束イオンビーム。 なお図中同一符号は同−又は相当部分を示す。
半導体装置の製造方法を説明するための断面図、第２図
（ａｌないしくｇ）は従来の製造法を説明するための断
面図である。 １・・・半導体基板、２・・・動作層、３・・・絶縁膜
、３１・・・絶縁膜のイオン注入層、５１・・・動作層
のイオン注入層、６・・・ゲート電極、７・・・ソース
・ドレイン電極、８・・・集束イオンビーム。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）上面にｐ型（又はｎ型）の動作層を有する半導体
基板の表面上に絶縁膜を形成する第１の工程と、ゲート
電極を形成すべき領域の上記動作層にｎ型（又はｐ型）
のイオンを上記絶縁膜を通して集束イオンビームにて注
入しイオン注入層を形成する第２の工程と、上記絶縁膜
のイオンが注入された層を除去する第３の工程と、アニ
ールをする第４の工程と、上記動作層のイオン注入層の
上に該注入層とオーミック接触するゲート電極を形成す
る第５の工程と、上記絶縁膜を除去する第６の工程と、
上記ゲート電極を挾む両側の各動作層上にこれにオーミ
ック接触するソース電極及びドレイン電極を形成する第
７の工程とからなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19297184A JPS6169176A (ja) | 1984-09-12 | 1984-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19297184A JPS6169176A (ja) | 1984-09-12 | 1984-09-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6169176A true JPS6169176A (ja) | 1986-04-09 |
Family
ID=16300087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19297184A Pending JPS6169176A (ja) | 1984-09-12 | 1984-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6169176A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243369A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | ＧａＡｓ半導体装置の製造方法 |
| JP2008053534A (ja) * | 2006-08-25 | 2008-03-06 | Sanyo Electric Co Ltd | 接合型ｆｅｔおよびその製造方法 |
| JP2009514233A (ja) * | 2005-10-28 | 2009-04-02 | ディーエスエム ソリューションズ，インコーポレイテッド | シリコン及びシリコン合金内の相補型接合型電界効果トランジスタ及びｍｏｓトランジスタを用いた集積回路 |
-
1984
- 1984-09-12 JP JP19297184A patent/JPS6169176A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243369A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | ＧａＡｓ半導体装置の製造方法 |
| JP2009514233A (ja) * | 2005-10-28 | 2009-04-02 | ディーエスエム ソリューションズ，インコーポレイテッド | シリコン及びシリコン合金内の相補型接合型電界効果トランジスタ及びｍｏｓトランジスタを用いた集積回路 |
| JP2008053534A (ja) * | 2006-08-25 | 2008-03-06 | Sanyo Electric Co Ltd | 接合型ｆｅｔおよびその製造方法 |
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