KR0179155B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 고전압 CMOS를 형성하기에 적당한 반도체장치 및 그 제조방법에 관한 것이다. 이와 같은 본 발명은 반도체기판 소정부분에 복수개의 원형으로 일직선상에 형성된 활성영역과, 상기 원형의 활성영역들 사이의 서로 인접한 부분에 형성된 필드산화막, 상기 원형의 활성영역 중 필드산화막 사이의 활성영역상에 형성된 게이트, 상기 게이트와 필드산화막 양측의 활성영역에 형성된 소오스 및 드레인영역을 포함하는 것을 특징으로 하는 반도체장치를 제공한다.
Description
제1도는 종래의 고전압 구조 CMOS 제조방법을 도시한 공정순서도.
제2도는 본 발명에 의한 고전압 구조 COMS 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 산화막
3 : 질화막 5 : 필드산화막
4, 7 : 포토레지스트 8 : P-영역
9 : 소오스 및 드레인영역 10 : 게이트
20 : 활성영역
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 고전압(high voltage) CMOS에 적당한 반도체장치 및 그 제조방법에 관한 것이다.
고전압 구조를 구현하기 위한 종래의 CMOS 제조방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1a도와 같이 기판(1)상에 산화막(2)과 질화막(3)을 차례로 형성한 후, 제1b도와 같이 상기 질화막(3)을 소정의 패턴으로 패터닝하여 활성영역을 정의한다. 활성영역은 제1b도의 평면도상에서 질화막(3)이 남아 있는 부분이 되며, 그 외의 부분은 소자분리영역이 된다.
이어서 제1c도에 도시된 바와 같이 상기 질화막(3)의 소정부분을 선택적으로 식각한다. 이후에 전면에 포토레지스트(도면에 도시하지 않았음)를 도포한 후 노광 및 현상공정으로 포토레지스트를 선택적으로 패터닝한다. 그리고 패터닝된 포토레지스트를 마스크로 질화막(3) 사이가 일정간격을 갖고 사각으로 격리되도록 질화막(3)을 식각한 후 포토레지스트를 제거한다.
그리고 전면에 다시 포토레지스트(4)를 도포한 후 질화막(3) 사이에 일정 간격으로 격리되어 노출된 영역을 제외한 소자분리영역상에 남도록 노광 및 현상공정으로 포토레지스트(4)를 선택적으로 패터닝한다. 이어서 포토레지스트(4)와 질화막(3)을 마스크로 노출된 기판(1)의 표면내에 p-이온주입을 실시한다. 이후에 포토레지스트(4)을 제거한다.
다음에 제1d도에 도시된 바와 같이 상기 질화막(3)을 산화방지 마스크로 이용하여 산화공정을 행함으로써 소자분리영역과, 차후공정에서 형성될 게이트전극 및 소오스와 드레인영역 사이에 필드산화막(5)을 형성하여 고전압 구조를 형성한다. 이때, 상기 주입된 p-이온이 산화공정에 의해서 활성화되어 필드산화막(5) 하부에 p-영역(8)이 형성되게 된다. 이어서 상기 질화막(3)을 제거한 후, 기판(1)상에 포토레지스트를 도포하고 이를 선택적으로 노광 및 현상하여 소오스 및 드레인영역을 형성할 활성영역을 제외한 부분에 포토레지스트(7)가 남도록 한 다음, 드러난 기판(1)의 표면내에 p+ 이온주입을 실시 한다.
다음에 제1e도에 도시된 바와 같이 상기 패터닝된 포토레지스트(7)를 제거한 다음, 열처리하여 소오스/드레인영역(9)을 형성한다. 이후에 기판(1)상에 도전물질로서, 예컨대 폴리실리콘을 증착하고 이를 소정패턴으로 패터닝하여 게이트(10)를 형성한다.
이와 같이 제조되는 종래의 고전압구조는 제1e도에 도시된 바와 같이 사각형의 활성영역(20)중의 고전압영역 상부에 폴리실리콘 게이트(10)가 형성되어 있다.
상기와 같은 종래의 기술은 두 번의 질화막 식각공정에 의해 질화막 하부의 얇은 산화막(2)이 과도하게 식각되어 그 밑의 실리콘 기판(1)까지도 식각될 위험이 있으며, 게이트(10) 양측 하부의 게이트산화막 역활을 할 산화막의 가장자리 부분(제1d도)의 A부분)에 화이트 리본(white ribbon)이 발생하여 소자의 특성이 나빠지게 되는 문제가 있다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 고전압 CMOS에 적당한 반도체장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 반도체기판 소정부분에 복수개의 원형으로 일직선상에 형성된 활성영역과, 상기 원형의 활성영역들 사이의 서로 인접한 부분에 형성된 필드산화막, 상기 원형의 활성영역 중 필드산화막 사이의 활성영역상에 형성된 게이트, 상기 게이트와 필드산화막 양측의 활성영역에 형성된 소오스 및 드레인영역을 포함하는 것을 특징으로 한다.
또한 상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 기판상에 산화막과 질화막을 차례로 형성하는 공정, 상기 질화막을 서로 거의 맞붙을 정도의 거리를 두고 일직선상에 원형의 형태로 식각하여 활성영역을 정의하는 공정, 상기 원형으로 식각된 질화막 사이에 노출된 기판 표면 내에 p-이온을 주입하는 하는 공정, 상기 질화막을 산화방지 마스크로 이용하여 산화공정을 행하여 원형으로 식각된 질화막 사이에 필드산화막을 형성하는 공정, 상기 질화막을 제거하는 공정, 상기 활성영역들중의 소정 영역에 P+이온주입을 선택적으로 실시하여 소오스 및 드레인영역을 형성 하는 공정, 상기 소오스와 드레인영역이 형성된 활성영역 사이의 상기 활성영역상에 게이트를 형성하는 공정으로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명에 의한 고전압구조의 CMOS는 활성영역이 원형구조로 되어 있으며, 원형의 활성영역중의 고전압 영역상에 게이트(10)가 형성되어 있다.
제2도를 참조하여 본 발명에 의한 고전압구조의 반도체장치의 제조방법을 설명하면 다음과 같다.
먼저, 제2a도와 같이 기판(1)상에 산화막(2)과 질화막(3)을 차례로 형성한 후, 제2b도와 같이 상기 질화막(3)을 소정의 패턴으로 패터닝하여 활성영역을 정의한다. 이때, 상기 질화막(3)은 제2b도의 평면도에서와 같이 서로 거의 맞붙을 정도의 거리를 두고 일직선상에 원형의 형태로 식각된다. 이후에 전면에 포토레지스트(4)를 도포한 후 원형을 형성된 질화막(3) 사이에 격리된 영역이 노출되도록 포토레지스트(4)를 노광 및 현상공정으로 선택적으로 패터닝한다. 이어서 포토레지스트(4)와 질화막(3)을 마스크로 노출된 기판(1)의 표면내에 p-이온주입을 실시한다. 이후에 감광막(4)을 제거한다.
다음에 제2c도에 도시된 바와 같이 상기 질화막(3)을 산화방지 마스크로 이용하여 산화공정을 행하여 소자격리영역 뿐만아니라 차후에 형성될 게이트전극 및 소오스와 드레인영역 사이에 필드산화막(5)을 형성한다. 이때, 상기 필드산화막(5)은 원형의 질화막(3)의 인접한 부분 속으로 밀고 들어가서 형성되게 된다. 상기 주입된 p-이온은 산화공정에 의해 활성화되어 필드산화막(5) 하부에는 p-영역(8)이 형성되게 된다. 이어서 상기 질화막을 제거한 후, 기판(1)상에 포토레지스트(7)를 도포하고 이를 선택적으로 노광 및 현상하여 고전압영역의 활성영역상에 포토레지스트(7) 패턴을 형성한 다음, P+이온주입을 실시한다.
다음제 제2d도에 도시된 바와 같이 상기 패턴형성된 포토레지스트(7)를 제거한 후, 열처리공정을 행하여 p+ 소오스 및 드레인영역(9)을 형성하고, 기판(1)상에 도전물질로서, 예컨대 폴리실리콘을 증착하고 이를 소정패턴으로 패터닝하여 게이트(10)를 형성한다.
상기한 바와 같이 본 발명은 한 번의 질화막 식각공정으로 고전압구조를 형성할 수 있으므로 공정이 단축되는 효과가 있고, 질화막 식각공정을 한번만 진행하므로 종래에 비해서 질화막 주변의 산화막이나 기판이 과도식각되는 것을 방지할 수 있다. 또한, 질화막을 원형으로 형성하므로써 그사이에 필드산화막을 형성할 때 종래의 경우보다 게이트산화막의 가장자리 부분의 필드산화막의 경사각도를 줄일 수 있어 화이트 리본 현상이 발생하는 것을 방지할 수 있게 된다.
Claims (4)
- 반도체기판 소정부분에 복수개의 원형으로 일직선상에 형성된 활성영역과, 상기 원형의 활성영역들 사이의 서로 인접한 부분에 형성된 필드산화막, 상기 원형의 활성영역 중 필드산화막 사이의 활성영역상에 형성된 게이트, 상기 게이트와 필드산화막 양측의 활성영역에 형성된 소오스 및 드레인 영역을 포함하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 게이트는 상기 원형의 활성영역들 중의 고전압영역상에 형성됨을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 필드산화막 하부에 p-영역이 더 형성되는 것을 포함하여 구성됨을 특징으로 하는 반도체 장치.
- 기판상에 산화막과 질화막을 차례로 형성하는 공정, 상기 질화막을 서로 거의 맞붙을 정도의 거리를 두고 일직선상에 원형의 형태로 식각하여 활성영역을 정의하는 공정, 상기 원형으로 식각된 질화막 사이에 노출된 기판 표면내에 p-이온을 주입하는 공정, 상기 질화막을 산화방지 마스크로 이용하여 산화공정을 행하여 원형으로 식각된 질화막 사이에 필드산화막을 형성하는 공정, 상기 질화막을 제거하는 공정, 상기 활성영역들중의 소정영역에 p+이온주입을 선택적으로 실시하여 소오스 및 드레인영역을 형성하는 공정, 상기 소오스와 드레인영역이 형성된 활성영역 사이의 상기 활성영역상에 게이트를 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치 제조방법.
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