KR970024175A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로 고전압 CMOS에 적당한 소자구조 및 이의 제조방법에 관한 것이다.
본 발명은 반도체기판 소정부분의 일직선상에 위치하는 복수개의 원형의 활성영역과, 상기 원형의 활성영역들 사이의 서로 인접한 부분에 형성된 필드산화막, 상기 원형의 활성영역들중의 소정 영역상에 형성된 게이트, 상기 게이트가 형성된 활성영역 양측의 활성영역에 각각 형성된 소오스 및 드레인영역을 포함하는 것을 특징으로 하는 반도체장치를 제공한다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 고전압 구조 CMOS 제조방법을 도시한 공정순서도,
제2도는 발명에 의한 고전압 구조 CMOS 제조방법을 도시한 공정순서도.

Claims (4)

  1. 반도체기판 소정부분의 일직선상에 위치하는 복수개의 원형의 활성영역과, 상기 원형의 관성영역들 사이의 서로 인접한 부분에 형성된 필드산화막, 상기 원형의 활성영역들중의 소정 영역상에 형성된 게이트, 상기 게이트가 형성된 활성영역 양측의 활성영역에 각각 형성된 소오스 및 드레인영역을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 게이트는 상기 원형의 활성영역들중의 고전압영역상에 형성됨을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 필드산화막 하부에 형성된 p-영역을 더 포함하는 것을 특징으로 하는 반도체장치.
  4. 기판상에 산화막과 질화막을 차례로 형성하는 공정과, 상기 질화막을 서로 거의 맞붙는 정도의 거리를 두고 일직선상에 놓인 원형의 형태로 식각하여 활성영역을 정의하는 공정, 상기 질화막이 식각된 부분에 p-이온주입을 행하는 공정, 상기 질화막을 산화방지 마스크로 이용하여 산화공정을 행하여 필드산화막을 형성하는 공정, 상기 질화막을 제거하는 공정, 상기 활성 영역들중의 소정 영역에p+이온주입을 선택적으로 실시하여 소오스 및 드레인영역을 형성하는 공정, 및 상기 소오스와 드레인영역이 각각 형성된 활성영역 사이의 활성영역상에 게이트를 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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