JPS6049677A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6049677A JPS6049677A JP15918983A JP15918983A JPS6049677A JP S6049677 A JPS6049677 A JP S6049677A JP 15918983 A JP15918983 A JP 15918983A JP 15918983 A JP15918983 A JP 15918983A JP S6049677 A JPS6049677 A JP S6049677A
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- electrode
- gate electrode
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- silicon nitride
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- Pending
Links
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- 230000005669 field effect Effects 0.000 title description 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
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- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 15
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、電界効果トランジスタ(以下FETと略す
)の製造方法に関するものである。
)の製造方法に関するものである。
第1@(a)〜(d)は従来のFETの製造方法を示す
工程図である。
工程図である。
従来、第1図(a) TrC示すように、まず、半導体
基板1上にフォトレジスト2により、ソースおよびドレ
インパターンを同時に形成した後、ソース。
基板1上にフォトレジスト2により、ソースおよびドレ
インパターンを同時に形成した後、ソース。
ドレイン領域が不純物拡散またはイオン打込みにより形
成され(図示せず)、その後全面に電極金属l蒸着した
後にリフトオフによりソース電極3およびドレイン電極
4が第1図(b)のように形成される。さらに、第1図
(c)のように半導体基板1上のソース電極3およびド
レイン電極4の間(通常2〜10μm)に、フォトレジ
スト5によりゲート長約1μmのゲートパターンを形成
し、次に第1図(d)のようにゲート電極金属を全面に
蒸着した後にリフトオフを行うことにより、ゲート電極
6が形成される。
成され(図示せず)、その後全面に電極金属l蒸着した
後にリフトオフによりソース電極3およびドレイン電極
4が第1図(b)のように形成される。さらに、第1図
(c)のように半導体基板1上のソース電極3およびド
レイン電極4の間(通常2〜10μm)に、フォトレジ
スト5によりゲート長約1μmのゲートパターンを形成
し、次に第1図(d)のようにゲート電極金属を全面に
蒸着した後にリフトオフを行うことにより、ゲート電極
6が形成される。
従来は、このような方法でFETが製造されている。し
かし、従来の製造方法では、ソース電極3およびドレイ
ン電極4間の定められた位置にゲート電極6を形成する
ことは難しく、半導体基板1の面内および半導体基板1
間でのゲート電極6の位置のばらつきが太き(、半導体
素子の歩留りに大きな影響ケ与えている。
かし、従来の製造方法では、ソース電極3およびドレイ
ン電極4間の定められた位置にゲート電極6を形成する
ことは難しく、半導体基板1の面内および半導体基板1
間でのゲート電極6の位置のばらつきが太き(、半導体
素子の歩留りに大きな影響ケ与えている。
この発明は、上記従来の欠点を除去するためになされた
もので、窒化シリコン膜および酸化シリコン膜等をスペ
ーサに用いて、同時にソース、ドレインおよびゲートパ
ターンを形成することにより、ゲート電極をソースおよ
びドレイン間の任意の位置に再現性よく形成できるよう
にしたものである。
もので、窒化シリコン膜および酸化シリコン膜等をスペ
ーサに用いて、同時にソース、ドレインおよびゲートパ
ターンを形成することにより、ゲート電極をソースおよ
びドレイン間の任意の位置に再現性よく形成できるよう
にしたものである。
第2図はこの発明に係るFETの製造方法を示すもので
、第1図と同一個所には同一符号を付してその説明を省
略する。
、第1図と同一個所には同一符号を付してその説明を省
略する。
ます、第2図(a)に示すように、半導体基板1上に窒
化シリコン膜7に生成させ、さらに、フォトレジスト2
によってソース、ドレインおよびゲート電極パターンを
形成する。このフォトレジスト2をマスクとして、窒化
シリコン膜7のエツチングを行い、窒化シリコン膜7に
ソース電極、ドレイン電極およびゲート電極の各パター
ンを同時に形成した後に、フォトレジスト2を剥離する
。
化シリコン膜7に生成させ、さらに、フォトレジスト2
によってソース、ドレインおよびゲート電極パターンを
形成する。このフォトレジスト2をマスクとして、窒化
シリコン膜7のエツチングを行い、窒化シリコン膜7に
ソース電極、ドレイン電極およびゲート電極の各パター
ンを同時に形成した後に、フォトレジスト2を剥離する
。
その後、窒化シリフン膜7に形成したパターンの上に、
ソース電極3およびドレイン電極4をリフトオフ法によ
り形成するためのフォトレジスト8を第2図(b)のよ
うに形成する。この場合、窒化シリコン膜7はフォト/
シスト8よりわずかに大きくなって(、する。また、ゲ
ート電極パターンは、フォトンシスト8で保護されてい
る。
ソース電極3およびドレイン電極4をリフトオフ法によ
り形成するためのフォトレジスト8を第2図(b)のよ
うに形成する。この場合、窒化シリコン膜7はフォト/
シスト8よりわずかに大きくなって(、する。また、ゲ
ート電極パターンは、フォトンシスト8で保護されてい
る。
次に、第2図(c)のように、リフトオフ法によりソー
ス電極3.ドレイン電極4を形成する。次いで、第2図
(d)のようにリフトオフ法によりゲート電極を形成す
るための7オト/シスト9を形成する。この場合、ソー
ス電極3およびドレイン電極4はフォト/シスト9で保
膿されている。また、ゲート電極パターンは、窒化シリ
コン膜7に形成されたパターンよりわずかに長(されて
いる。
ス電極3.ドレイン電極4を形成する。次いで、第2図
(d)のようにリフトオフ法によりゲート電極を形成す
るための7オト/シスト9を形成する。この場合、ソー
ス電極3およびドレイン電極4はフォト/シスト9で保
膿されている。また、ゲート電極パターンは、窒化シリ
コン膜7に形成されたパターンよりわずかに長(されて
いる。
さらに、パターンずれがあった場合でも半導体基板1と
ゲート電極の接触面は、窒化シリコン膜7に形成された
長さより長くなることはない。次いで、第2図(e)の
ように、ゲート電極6をリフトオフ法により形成する。
ゲート電極の接触面は、窒化シリコン膜7に形成された
長さより長くなることはない。次いで、第2図(e)の
ように、ゲート電極6をリフトオフ法により形成する。
最後に、第2図(f)のように、窒化シリコン膜7とと
もに余分な金属を除去する。
もに余分な金属を除去する。
なお、上記の実施例では、スペーサとして窒化シリコン
膜7を用いたが、これは酸化シリコン膜のような他の膜
であってもよい。
膜7を用いたが、これは酸化シリコン膜のような他の膜
であってもよい。
以上説明したように、この発明によれば、最初にスペー
サとなる膜上に形成されるソース電極。
サとなる膜上に形成されるソース電極。
ドレイン電極およびゲート電極の各パターンのマスクの
設計により自由に、かつ、正確にソース電極とドメイン
電極間の任意の位置にゲート電極を形成することができ
る利点かある。
設計により自由に、かつ、正確にソース電極とドメイン
電極間の任意の位置にゲート電極を形成することができ
る利点かある。
第1図(a)〜(d)は従来のFETの製造方法を示す
工程図、第2図(a)〜(f)はこの発明のFETの製
造方法を示す工程図である。 図中、1は半導体基板、2.5.8.9はフォトレジス
ト、3けソース電極、4けドレイン電極、6はゲート電
極、Tは窒化シリコン膜である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 (外2名) 第1図 第2図 第2図
工程図、第2図(a)〜(f)はこの発明のFETの製
造方法を示す工程図である。 図中、1は半導体基板、2.5.8.9はフォトレジス
ト、3けソース電極、4けドレイン電極、6はゲート電
極、Tは窒化シリコン膜である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 (外2名) 第1図 第2図 第2図
Claims (1)
- 半導体基板上にスペーサとなる膜を生成させ、この膜上
にソース電極、ドレイン電極およびゲート電極のパター
ンを同時に形成し、以後前記パターンを用いて所要の電
極を順次形成することを特徴とする電界効果トランジス
タの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15918983A JPS6049677A (ja) | 1983-08-29 | 1983-08-29 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15918983A JPS6049677A (ja) | 1983-08-29 | 1983-08-29 | 電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6049677A true JPS6049677A (ja) | 1985-03-18 |
Family
ID=15688253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15918983A Pending JPS6049677A (ja) | 1983-08-29 | 1983-08-29 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6049677A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6257729B1 (en) | 1999-03-29 | 2001-07-10 | Seiko Epson Corporation | Projector |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5627973A (en) * | 1979-08-17 | 1981-03-18 | Oki Electric Ind Co Ltd | Manufacture of compound semiconductor device |
JPS5779670A (en) * | 1980-11-06 | 1982-05-18 | Nec Corp | Manufacture of semiconductor device |
-
1983
- 1983-08-29 JP JP15918983A patent/JPS6049677A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5627973A (en) * | 1979-08-17 | 1981-03-18 | Oki Electric Ind Co Ltd | Manufacture of compound semiconductor device |
JPS5779670A (en) * | 1980-11-06 | 1982-05-18 | Nec Corp | Manufacture of semiconductor device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6257729B1 (en) | 1999-03-29 | 2001-07-10 | Seiko Epson Corporation | Projector |
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