JPS5923101B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5923101B2 JPS5923101B2 JP13807277A JP13807277A JPS5923101B2 JP S5923101 B2 JPS5923101 B2 JP S5923101B2 JP 13807277 A JP13807277 A JP 13807277A JP 13807277 A JP13807277 A JP 13807277A JP S5923101 B2 JPS5923101 B2 JP S5923101B2
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- JP
- Japan
- Prior art keywords
- electrode
- insulating film
- etching
- source
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特に半導体基
体に設けられた電極とクロスオーバする金属膜を形成す
る方法の改良に関するものである。
体に設けられた電極とクロスオーバする金属膜を形成す
る方法の改良に関するものである。
以下、くし形電極構造の縦形ショットキバリヤ電界効果
トランジスタ（以後「縦形ＳＢＦＥＴ」と略称する）を
例にとり、その従来の作成方法を第１図ａに示す平面図
、第１図ｂに示す第１図ａのＩＢ−ＩＢ線での断面図、
および第１図ｃに示す第１図ａのＩｃ−Ｉｃ線での断面
図で説明する。先ず、ｎ＋形基板１の第１の主面上にエ
ピタキシャル成長させたｎ−形動作層２上にｎ＋形層を
形成し、このｎ＋形層上に金属膜を被着する。この金属
膜上に所定間隔おいて互に平行に複数個設けられたレジ
ストマスクを用いて上記ｎ＋形層と上記金属膜とを選択
エッチングして上記ｎ＋形層からなるｎ＋形ソース層３
および上記金属膜からなるソース電極４を形成する。次
に、ｎ＋形基板１の第２の主面上にドレイン電極５を形
成する。次いで、ソース電極４上の上記レジストマスク
およびｎ−形動層２のそれぞれの面上に金属膜を形成し
、上記レジストマスクのリフトオフによリソース電極４
上の上記金属膜を除去してソース電極４を露出させる。
次に、ｎ−形動作層２上の上記金属膜に選択エッチング
を施してｎ＋形ソース層３の周囲に所要部分を残してゲ
ート電極６を形成する。次に、ソース電極４、ゲート電
極６、およびｎ形動作層２のそれぞれの面上に例えば酸
化シリコン膜などからなる絶縁膜７を被覆し、この絶縁
膜７に各ソース電極４およびゲート電極６への電極取り
出し窓を設ける。
トランジスタ（以後「縦形ＳＢＦＥＴ」と略称する）を
例にとり、その従来の作成方法を第１図ａに示す平面図
、第１図ｂに示す第１図ａのＩＢ−ＩＢ線での断面図、
および第１図ｃに示す第１図ａのＩｃ−Ｉｃ線での断面
図で説明する。先ず、ｎ＋形基板１の第１の主面上にエ
ピタキシャル成長させたｎ−形動作層２上にｎ＋形層を
形成し、このｎ＋形層上に金属膜を被着する。この金属
膜上に所定間隔おいて互に平行に複数個設けられたレジ
ストマスクを用いて上記ｎ＋形層と上記金属膜とを選択
エッチングして上記ｎ＋形層からなるｎ＋形ソース層３
および上記金属膜からなるソース電極４を形成する。次
に、ｎ＋形基板１の第２の主面上にドレイン電極５を形
成する。次いで、ソース電極４上の上記レジストマスク
およびｎ−形動層２のそれぞれの面上に金属膜を形成し
、上記レジストマスクのリフトオフによリソース電極４
上の上記金属膜を除去してソース電極４を露出させる。
次に、ｎ−形動作層２上の上記金属膜に選択エッチング
を施してｎ＋形ソース層３の周囲に所要部分を残してゲ
ート電極６を形成する。次に、ソース電極４、ゲート電
極６、およびｎ形動作層２のそれぞれの面上に例えば酸
化シリコン膜などからなる絶縁膜７を被覆し、この絶縁
膜７に各ソース電極４およびゲート電極６への電極取り
出し窓を設ける。
しかるのち、絶縁膜７上にその電極取り出し窓を通して
ゲート電極６に接続されたゲートボンデイングパツド８
を形成するとともに、ゲートボンデイングパツド８と反
対側の絶縁膜７上にその電極取り出し窓を通して各ソー
ス電極４に接続されたソースボンデイングパツド９を形
成して、上記くし形電極構造の縦形ＳＢＦＥＴが作成さ
れる。ところで、上記くし形電極構造の縦形ＳＢＦＥＴ
の高周波性能の向上を図るためには、各ソース電極４お
よびその相互間のゲート電極６のそれぞれの幅を微細化
する必要があつた。
ゲート電極６に接続されたゲートボンデイングパツド８
を形成するとともに、ゲートボンデイングパツド８と反
対側の絶縁膜７上にその電極取り出し窓を通して各ソー
ス電極４に接続されたソースボンデイングパツド９を形
成して、上記くし形電極構造の縦形ＳＢＦＥＴが作成さ
れる。ところで、上記くし形電極構造の縦形ＳＢＦＥＴ
の高周波性能の向上を図るためには、各ソース電極４お
よびその相互間のゲート電極６のそれぞれの幅を微細化
する必要があつた。
しかしながら、従来の作成方法では、絶縁膜７上にソー
スボンデイングパツド９をゲート電極６とクロスオーバ
させて設けるために各ソース電極４上のそれぞれの絶縁
膜７に電極取り出し窓を形成する必要があるので、これ
らの電極取り出し窓を形成するためのマスク合わせの精
度からソース電極４の幅を微細化することが容易ではな
かつた。
スボンデイングパツド９をゲート電極６とクロスオーバ
させて設けるために各ソース電極４上のそれぞれの絶縁
膜７に電極取り出し窓を形成する必要があるので、これ
らの電極取り出し窓を形成するためのマスク合わせの精
度からソース電極４の幅を微細化することが容易ではな
かつた。
例えば、光学的露光法を使用した場合でも、ソース電極
４上に形成された上記レジストマスクによるセルフアラ
イン法により１μｍ程度幅のゲート電極６を形成するこ
とができるが、電極取り出し窓を形成する必要のあるソ
ース電極４の幅を４μｍ程度以下にすることが困難であ
つた。よつて、ソース電極４の幅を微細化して高周波性
能の向上を図ることができなかつた。この発明は、上述
の欠点に鑑みてなされたもので、第１の電極上およびこ
れを取り囲む第２の電極上を含み形成された絶縁膜上に
、第２の電極に接続される金属膜は勿論、上記第１の電
極に接続されるとともに、上記第２の電極とクロスオー
バする金属膜を形成することができるようにすることに
よつて、従来の方法のように第１の電極上に微細な電極
取り出し加工の要のなく、電極幅が縮小でき高周波性能
の向上を図り得る半導体装置の製造方法を提供すること
を目的とする。
４上に形成された上記レジストマスクによるセルフアラ
イン法により１μｍ程度幅のゲート電極６を形成するこ
とができるが、電極取り出し窓を形成する必要のあるソ
ース電極４の幅を４μｍ程度以下にすることが困難であ
つた。よつて、ソース電極４の幅を微細化して高周波性
能の向上を図ることができなかつた。この発明は、上述
の欠点に鑑みてなされたもので、第１の電極上およびこ
れを取り囲む第２の電極上を含み形成された絶縁膜上に
、第２の電極に接続される金属膜は勿論、上記第１の電
極に接続されるとともに、上記第２の電極とクロスオー
バする金属膜を形成することができるようにすることに
よつて、従来の方法のように第１の電極上に微細な電極
取り出し加工の要のなく、電極幅が縮小でき高周波性能
の向上を図り得る半導体装置の製造方法を提供すること
を目的とする。
第２図ａはこの発明によるくし形電極構造の縦形ＳＢＦ
ＥＴの作成方法の一実施例を説明するための平面図、第
２図ｂは第２図ａのＢ〜Ｂ線での断面図、第２図ｃは第
２図ａのＣ−Ｃ線での断面図である。
ＥＴの作成方法の一実施例を説明するための平面図、第
２図ｂは第２図ａのＢ〜Ｂ線での断面図、第２図ｃは第
２図ａのＣ−Ｃ線での断面図である。
先ず、第１図に示したと同様に、ソース電極４を形成す
るためにソース電極４上に設けられたレジストマスク上
、およびｎ一形動作層２上に金属膜を形成し、更にこの
金属膜の上に酸化シリコン膜などからなる絶縁膜を形成
し、上記レジストマスクのリフトオフによりソース電極
４上の上記金属膜および上記絶縁膜を除去してソース電
極４を露出さる。
るためにソース電極４上に設けられたレジストマスク上
、およびｎ一形動作層２上に金属膜を形成し、更にこの
金属膜の上に酸化シリコン膜などからなる絶縁膜を形成
し、上記レジストマスクのリフトオフによりソース電極
４上の上記金属膜および上記絶縁膜を除去してソース電
極４を露出さる。
次に、ｎ一形動作層２上の上記金属膜および上記絶縁膜
に選択エツチングを施してｎ＋形ソース層３の周囲に所
要部分を残してゲート電極６ａおよび第１の絶縁膜１０
を形成する。次に、ソース電極４上、第１の絶縁膜１０
上、およびｎ形動作層２上に窒化シリコン膜などからな
る第２の絶縁膜１１を形成する。次に、第２の絶縁膜１
１に対してエツチング可能であるが第１の絶縁」０に対
してエツチング不可能な第１のエツチング液で第２の絶
縁膜１１を選択エツチングし、このエツチングで得た穴
を通して、第１の絶縁膜１０に対してエツチング可能で
第２の絶縁膜に対してエツチング不可能な第２のエツチ
ング液で上記穴内に露出する第１の絶縁膜１０をエツチ
ング除去する。このようにして形成されたゲート電極取
り出し用窓を経てゲート電極６ａに接続されたゲートボ
ンデイングパツド８ａを第２の絶縁膜１１上に設ける。
に選択エツチングを施してｎ＋形ソース層３の周囲に所
要部分を残してゲート電極６ａおよび第１の絶縁膜１０
を形成する。次に、ソース電極４上、第１の絶縁膜１０
上、およびｎ形動作層２上に窒化シリコン膜などからな
る第２の絶縁膜１１を形成する。次に、第２の絶縁膜１
１に対してエツチング可能であるが第１の絶縁」０に対
してエツチング不可能な第１のエツチング液で第２の絶
縁膜１１を選択エツチングし、このエツチングで得た穴
を通して、第１の絶縁膜１０に対してエツチング可能で
第２の絶縁膜に対してエツチング不可能な第２のエツチ
ング液で上記穴内に露出する第１の絶縁膜１０をエツチ
ング除去する。このようにして形成されたゲート電極取
り出し用窓を経てゲート電極６ａに接続されたゲートボ
ンデイングパツド８ａを第２の絶縁膜１１上に設ける。
次に、ゲートボンデイングパツド８ａの反対側の第２の
絶縁膜１１上に、上記第１のエツチング液で第２の絶縁
膜１１を選択エツチングして各ソース電極４の一部を第
１の絶縁膜１０上に露出させた大きなソース電極取り出
し窓を通して各ソース電極４に接続されゲート電極６ａ
とクロスオーバするソースボンデイングパツド９ａを設
けて、上記くし形電極構造の縦形ＳＢＦＥＴが作成され
る。この実施例の方法では、ゲート電極６ａ上にエツチ
ング液の異なる第１、第２の絶縁膜１０，１１が形成さ
れているので、第２の絶縁膜１１を選択エツチングして
各ソース電極４の一部が共に第１の絶縁膜１０上に露出
した大きなソース電極取り出し窓を形成することができ
る。
絶縁膜１１上に、上記第１のエツチング液で第２の絶縁
膜１１を選択エツチングして各ソース電極４の一部を第
１の絶縁膜１０上に露出させた大きなソース電極取り出
し窓を通して各ソース電極４に接続されゲート電極６ａ
とクロスオーバするソースボンデイングパツド９ａを設
けて、上記くし形電極構造の縦形ＳＢＦＥＴが作成され
る。この実施例の方法では、ゲート電極６ａ上にエツチ
ング液の異なる第１、第２の絶縁膜１０，１１が形成さ
れているので、第２の絶縁膜１１を選択エツチングして
各ソース電極４の一部が共に第１の絶縁膜１０上に露出
した大きなソース電極取り出し窓を形成することができ
る。
したがつて、従来例のように、微細なソース電極取り出
し窓を形成する必要がなく、ゲート電極６ａとクロスオ
ーバするソースボンデイングパツド９ａを形成すること
ができる。例えば、光学的露光法により形成可能な限度
である１μｍ程度に各ソース電極４の幅を形成しても、
ゲート電極６ａとクロスオーバするソースボンデイング
パツド９ａを容易に形成することができる。よつて、こ
の実施例の方法では上記くし形電極構造の縦形ＳＢＦＥ
Ｔの高周波性の向上を図ることができる。以上説明した
ように、この発明による方法によれば、半導体基体の主
面の一部に設けられた第１の電極を取り囲んで上記主面
に形成された第２の電極上を含み上記第１の電極を除い
た上記主面上に第１の絶縁膜を形成し、上記第１の電極
上および上記第１の絶縁膜上に上記第１の絶縁膜とエツ
チング液の異なる第２の絶縁膜を形成するので、上記第
２の絶縁膜上に上記第２の電極とクロスオーバする第１
の電極に接続された第１の金属膜を作成するとき、上記
第２の絶縁膜に対してエツチング可能で上記第１の絶縁
膜に対してエツチング不可能なエツチング液で上記第１
の電極上の第２の絶縁膜に上記第１の電極より大きい電
極取り出し窓を形成することができる。
し窓を形成する必要がなく、ゲート電極６ａとクロスオ
ーバするソースボンデイングパツド９ａを形成すること
ができる。例えば、光学的露光法により形成可能な限度
である１μｍ程度に各ソース電極４の幅を形成しても、
ゲート電極６ａとクロスオーバするソースボンデイング
パツド９ａを容易に形成することができる。よつて、こ
の実施例の方法では上記くし形電極構造の縦形ＳＢＦＥ
Ｔの高周波性の向上を図ることができる。以上説明した
ように、この発明による方法によれば、半導体基体の主
面の一部に設けられた第１の電極を取り囲んで上記主面
に形成された第２の電極上を含み上記第１の電極を除い
た上記主面上に第１の絶縁膜を形成し、上記第１の電極
上および上記第１の絶縁膜上に上記第１の絶縁膜とエツ
チング液の異なる第２の絶縁膜を形成するので、上記第
２の絶縁膜上に上記第２の電極とクロスオーバする第１
の電極に接続された第１の金属膜を作成するとき、上記
第２の絶縁膜に対してエツチング可能で上記第１の絶縁
膜に対してエツチング不可能なエツチング液で上記第１
の電極上の第２の絶縁膜に上記第１の電極より大きい電
極取り出し窓を形成することができる。
よつて、微細な電極取り出し窓を形成する必要がなく、
上記第１の電極を微細化することができるので、高周波
性能の向上を図ることができる。
上記第１の電極を微細化することができるので、高周波
性能の向上を図ることができる。
【図面の簡単な説明】
第１図ａは従来のくし形電極構造の縦形ＳＢＦＥＴ作成
方法を説明するための平面図、第１図ｂは第１図ＡＯ）
ＩＢ−１Ｂ線での断面図、第１図ｃは第１図ＡＯ）１Ｃ
−１Ｃ線での断面図、第２図ａはこの発明によるくし形
電極構造の縦形ＳＢＦＥＴの一実施例を説明するための
平面図、第２図ｂは第２図ａのＢ−Ｂ線での断面図、第
２図ｃは第２図ａのＣ−Ｃ線での断面図である。 図において、１はｎ＋形基板、２はｎ一形動作層、３は
ｎ＋形ソース層、４はソース（第１の）電極、５はドレ
イン電極、６，６ａはそれぞれゲート（第２の）電極、
７は絶縁膜、８，８ａはそれぞれゲートボンデイングパ
ツド（第２の金属膜Ｘ９，９ａはそれぞれソースボンデ
イングパツド（第１の金属膜）、１０は第１の絶縁膜、
１１は第２の絶縁膜を示す。
方法を説明するための平面図、第１図ｂは第１図ＡＯ）
ＩＢ−１Ｂ線での断面図、第１図ｃは第１図ＡＯ）１Ｃ
−１Ｃ線での断面図、第２図ａはこの発明によるくし形
電極構造の縦形ＳＢＦＥＴの一実施例を説明するための
平面図、第２図ｂは第２図ａのＢ−Ｂ線での断面図、第
２図ｃは第２図ａのＣ−Ｃ線での断面図である。 図において、１はｎ＋形基板、２はｎ一形動作層、３は
ｎ＋形ソース層、４はソース（第１の）電極、５はドレ
イン電極、６，６ａはそれぞれゲート（第２の）電極、
７は絶縁膜、８，８ａはそれぞれゲートボンデイングパ
ツド（第２の金属膜Ｘ９，９ａはそれぞれソースボンデ
イングパツド（第１の金属膜）、１０は第１の絶縁膜、
１１は第２の絶縁膜を示す。
Claims (1)
- １ 半導体基体の主面の一部に設けられた第１の電極を
取り囲んで上記主面に形成された第２の電極上を含み、
上記第１の電極を除いた上記主面上に第１の絶縁膜を形
成する工程、上記第１の電極上および第１の絶縁膜上に
第２の絶縁膜を形成する工程、上記第２の絶縁膜に対し
てエッチング可能で上記第１の絶縁膜に対してエッチン
グ不可能な第１のエッチング液で上記第２の絶縁膜を選
択エッチングして形成された上記第１の電極の取り出し
窓を通して上記第１の電極に接続され上記第２の電極と
クロスオーバする第１の金属膜を上記第２の絶縁膜上に
設ける工程、ならびに上記第１のエッチング液で上記第
２の絶縁膜を選択エッチングしこのエッチングで得た穴
を通し上記第１の絶縁膜に対してエッチング可能で上記
第２の絶縁膜に対してエッチング不可能な第２のエッチ
ング液で上記穴内に露出する第１の絶縁膜をエッチング
除去して得られた上記第２の電極の取り出し用窓を経て
上記第２の電極に接続された第２の金属膜を上記第２の
絶縁膜上に設ける工程を備えてなる半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13807277A JPS5923101B2 (ja) | 1977-11-16 | 1977-11-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13807277A JPS5923101B2 (ja) | 1977-11-16 | 1977-11-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5470767A JPS5470767A (en) | 1979-06-06 |
| JPS5923101B2 true JPS5923101B2 (ja) | 1984-05-30 |
Family
ID=15213305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13807277A Expired JPS5923101B2 (ja) | 1977-11-16 | 1977-11-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923101B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60243561A (ja) * | 1984-05-18 | 1985-12-03 | Toukiyouto | 管渠接合状態検査方法及びその装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413791A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Thin-film device and manufacture thereof |
-
1977
- 1977-11-16 JP JP13807277A patent/JPS5923101B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60243561A (ja) * | 1984-05-18 | 1985-12-03 | Toukiyouto | 管渠接合状態検査方法及びその装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5470767A (en) | 1979-06-06 |
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