JPH0964195A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPH0964195A JPH0964195A JP7236216A JP23621695A JPH0964195A JP H0964195 A JPH0964195 A JP H0964195A JP 7236216 A JP7236216 A JP 7236216A JP 23621695 A JP23621695 A JP 23621695A JP H0964195 A JPH0964195 A JP H0964195A
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Abstract
(57)【要約】
【目的】 ゲート電極のレイアウトによらず集積回路内
で特性の均一な素子や特性の異なる素子を有する電界効
果型半導体装置を製造する。 【構成】 素子分離用のＳｉＯ2 膜２３上にのみ延在し
てゲート電極としては機能しないダミーゲート電極とし
ての凸部２４をもゲート電極１４と共に多結晶Ｓｉ膜１
３で形成する。このため、ゲート電極１４のレイアウト
密度によらず、ゲート電極１４の側壁スペーサ１７の幅
を等しくしたり異ならせたりして、チャネル長方向にお
ける幅が互いに等しかったり異なっていたりするＬＤＤ
層やポケット層等を形成することができる。
で特性の均一な素子や特性の異なる素子を有する電界効
果型半導体装置を製造する。 【構成】 素子分離用のＳｉＯ2 膜２３上にのみ延在し
てゲート電極としては機能しないダミーゲート電極とし
ての凸部２４をもゲート電極１４と共に多結晶Ｓｉ膜１
３で形成する。このため、ゲート電極１４のレイアウト
密度によらず、ゲート電極１４の側壁スペーサ１７の幅
を等しくしたり異ならせたりして、チャネル長方向にお
ける幅が互いに等しかったり異なっていたりするＬＤＤ
層やポケット層等を形成することができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、ゲート電極に
側壁スペーサが設けられている電界効果型半導体装置の
製造方法に関するものである。
側壁スペーサが設けられている電界効果型半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】電界効果型半導体装置では、ＬＤＤ構造
や所謂ポケット構造等を形成するために、ゲート電極に
側壁スペーサが設けられる。図３は、この様な電界効果
型半導体装置の一種であるＭＯＳトランジスタの製造方
法の一従来例を示している。この一従来例では、図３
（ａ）に示す様に、Ｓｉ基板１１上にゲート酸化膜とし
てのＳｉＯ2 膜１２と多結晶Ｓｉ膜１３等とを順次に形
成し、この多結晶Ｓｉ膜１３をゲート電極１４のパター
ンに加工する。
や所謂ポケット構造等を形成するために、ゲート電極に
側壁スペーサが設けられる。図３は、この様な電界効果
型半導体装置の一種であるＭＯＳトランジスタの製造方
法の一従来例を示している。この一従来例では、図３
（ａ）に示す様に、Ｓｉ基板１１上にゲート酸化膜とし
てのＳｉＯ2 膜１２と多結晶Ｓｉ膜１３等とを順次に形
成し、この多結晶Ｓｉ膜１３をゲート電極１４のパター
ンに加工する。
【０００３】次に、ＬＤＤ構造を形成する場合は、多結
晶Ｓｉ膜１３等をマスクにしてＳｉ基板１１と反対導電
型の不純物をＳｉ基板１１に導入して、ＬＤＤ層（図示
せず）を形成する。また、ポケット構造を形成する場合
は、多結晶Ｓｉ膜１３等をマスクにしてＳｉ基板１１と
同一導電型の不純物をＳｉ基板１１に導入して、所謂ポ
ケット層１５（図４）を形成する。
晶Ｓｉ膜１３等をマスクにしてＳｉ基板１１と反対導電
型の不純物をＳｉ基板１１に導入して、ＬＤＤ層（図示
せず）を形成する。また、ポケット構造を形成する場合
は、多結晶Ｓｉ膜１３等をマスクにしてＳｉ基板１１と
同一導電型の不純物をＳｉ基板１１に導入して、所謂ポ
ケット層１５（図４）を形成する。
【０００４】次に、図３（ｂ）に示す様に、ＳｉＯ2 膜
１６をＣＶＤ法で全面に堆積させ、図３（ｃ）に示す様
に、ＳｉＯ2 膜１６の全面に異方性エッチングを施し
て、このＳｉＯ2 膜１６から成る側壁スペーサ１７を多
結晶Ｓｉ膜１３及びＳｉＯ2 膜１２の側面に形成する。
１６をＣＶＤ法で全面に堆積させ、図３（ｃ）に示す様
に、ＳｉＯ2 膜１６の全面に異方性エッチングを施し
て、このＳｉＯ2 膜１６から成る側壁スペーサ１７を多
結晶Ｓｉ膜１３及びＳｉＯ2 膜１２の側面に形成する。
【０００５】その後、多結晶Ｓｉ膜１３及びＳｉＯ2 膜
１６をマスクにしてＳｉ基板１１とは反対導電型の不純
物をＳｉ基板１１に導入し、ソース／ドレイン層１８
（図４）を形成して、ＭＯＳトランジスタ２１、２２を
完成させる。
１６をマスクにしてＳｉ基板１１とは反対導電型の不純
物をＳｉ基板１１に導入し、ソース／ドレイン層１８
（図４）を形成して、ＭＯＳトランジスタ２１、２２を
完成させる。
【０００６】
【発明が解決しようとする課題】ところが、ＣＶＤ法で
堆積させたＳｉＯ2 膜１６の膜厚には下地のパターンに
対する依存性があり、図３（ｂ）に示した様に、パター
ンが粗な領域では膜厚が相対的に厚くなり、パターンが
密な領域では膜厚が相対的に薄くなる。
堆積させたＳｉＯ2 膜１６の膜厚には下地のパターンに
対する依存性があり、図３（ｂ）に示した様に、パター
ンが粗な領域では膜厚が相対的に厚くなり、パターンが
密な領域では膜厚が相対的に薄くなる。
【０００７】この結果、図３（ｃ）に示した様に、ゲー
ト電極１４のレイアウト密度が低くてゲート電極１４の
パターンが粗な領域に形成したＭＯＳトランジスタ２１
における側壁スペーサ１７の幅ｗ1 は広くなり、ゲート
電極１４のレイアウト密度が高くてゲート電極１４のパ
ターンが密な領域に形成したＭＯＳトランジスタ２２に
おける側壁スペーサ１７の幅ｗ2 は狭くなる。
ト電極１４のレイアウト密度が低くてゲート電極１４の
パターンが粗な領域に形成したＭＯＳトランジスタ２１
における側壁スペーサ１７の幅ｗ1 は広くなり、ゲート
電極１４のレイアウト密度が高くてゲート電極１４のパ
ターンが密な領域に形成したＭＯＳトランジスタ２２に
おける側壁スペーサ１７の幅ｗ2 は狭くなる。
【０００８】このため、ＭＯＳトランジスタ２１とＭＯ
Ｓトランジスタ２２とで、ＬＤＤ層やポケット層１５の
チャネル長方向における幅が異なってしまい、特性も異
なってしまう。例えば、図４（ａ）に示した様に、側壁
スペーサ１７の幅が広いと、拡散したソース／ドレイン
層１８によってポケット層１５が覆われにくいのに対し
て、図４（ｂ）に示した様に、側壁スペーサ１７の幅が
狭いと、拡散したソース／ドレイン層１８によってポケ
ット層１５が覆われ易い。
Ｓトランジスタ２２とで、ＬＤＤ層やポケット層１５の
チャネル長方向における幅が異なってしまい、特性も異
なってしまう。例えば、図４（ａ）に示した様に、側壁
スペーサ１７の幅が広いと、拡散したソース／ドレイン
層１８によってポケット層１５が覆われにくいのに対し
て、図４（ｂ）に示した様に、側壁スペーサ１７の幅が
狭いと、拡散したソース／ドレイン層１８によってポケ
ット層１５が覆われ易い。
【０００９】このため、図４（ａ）に示したＭＯＳトラ
ンジスタ２１では、ポケット層１５のためにチャネル領
域の不純物濃度が高められたままであるが、図４（ｂ）
に示したＭＯＳトランジスタ２２では、ポケット層１５
を形成したにも拘らずチャネル領域の不純物濃度が低下
する。この結果、ＭＯＳトランジスタ２１では閾値電圧
が相対的に高くなり、ＭＯＳトランジスタ２２では閾値
電圧が相対的に低くなる。
ンジスタ２１では、ポケット層１５のためにチャネル領
域の不純物濃度が高められたままであるが、図４（ｂ）
に示したＭＯＳトランジスタ２２では、ポケット層１５
を形成したにも拘らずチャネル領域の不純物濃度が低下
する。この結果、ＭＯＳトランジスタ２１では閾値電圧
が相対的に高くなり、ＭＯＳトランジスタ２２では閾値
電圧が相対的に低くなる。
【００１０】逆に、Ｓｉ基板内でゲート電極のレイアウ
ト密度が均一であれば、ＭＯＳトランジスタの閾値電圧
も均一になる。この場合、閾値電圧が互いに異なるＭＯ
Ｓトランジスタを同一のＳｉ基板内に形成するために、
一般的には、フォトリソグラフィ工程、イオン注入工程
及び後処理工程を追加して、チャネル領域の不純物濃度
を互いに異ならせていた。しかし、この様に製造工程が
増加すると、製造コストも増大する。
ト密度が均一であれば、ＭＯＳトランジスタの閾値電圧
も均一になる。この場合、閾値電圧が互いに異なるＭＯ
Ｓトランジスタを同一のＳｉ基板内に形成するために、
一般的には、フォトリソグラフィ工程、イオン注入工程
及び後処理工程を追加して、チャネル領域の不純物濃度
を互いに異ならせていた。しかし、この様に製造工程が
増加すると、製造コストも増大する。
【００１１】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、ゲート電極のレイアウト密度が相対的に低
い第１の領域と相対的に高い第２の領域とを含んでおり
且つ前記ゲート電極に側壁スペーサが設けられている電
界効果型半導体装置の製造方法において、前記ゲート電
極を含めたレイアウト密度が前記第１及び第２の領域で
互いに等しくなる様に前記第１の領域に凸部を形成する
工程と、前記ゲート電極及び前記凸部に前記側壁スペー
サを形成する工程とを具備することを特徴としている。
製造方法は、ゲート電極のレイアウト密度が相対的に低
い第１の領域と相対的に高い第２の領域とを含んでおり
且つ前記ゲート電極に側壁スペーサが設けられている電
界効果型半導体装置の製造方法において、前記ゲート電
極を含めたレイアウト密度が前記第１及び第２の領域で
互いに等しくなる様に前記第１の領域に凸部を形成する
工程と、前記ゲート電極及び前記凸部に前記側壁スペー
サを形成する工程とを具備することを特徴としている。
【００１２】請求項２の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記ゲート電極
と同一層の導電層で前記凸部を形成することを特徴とし
ている。
項１の半導体装置の製造方法において、前記ゲート電極
と同一層の導電層で前記凸部を形成することを特徴とし
ている。
【００１３】請求項３の半導体装置の製造方法は、ゲー
ト電極のレイアウト密度が互いに等しい第１及び第２の
領域を含んでおり且つ前記ゲート電極に側壁スペーサが
設けられている電界効果型半導体装置の製造方法におい
て、前記ゲート電極を含めたレイアウト密度が前記第１
の領域で相対的に低くなり前記第２の領域で相対的に高
くなる様に前記第２の領域に凸部を形成する工程と、前
記ゲート電極及び前記凸部に前記側壁スペーサを形成す
る工程とを具備することを特徴としている。
ト電極のレイアウト密度が互いに等しい第１及び第２の
領域を含んでおり且つ前記ゲート電極に側壁スペーサが
設けられている電界効果型半導体装置の製造方法におい
て、前記ゲート電極を含めたレイアウト密度が前記第１
の領域で相対的に低くなり前記第２の領域で相対的に高
くなる様に前記第２の領域に凸部を形成する工程と、前
記ゲート電極及び前記凸部に前記側壁スペーサを形成す
る工程とを具備することを特徴としている。
【００１４】請求項４の半導体装置の製造方法は、請求
項３の半導体装置の製造方法において、前記ゲート電極
と同一層の導電層で前記凸部を形成することを特徴とし
ている。
項３の半導体装置の製造方法において、前記ゲート電極
と同一層の導電層で前記凸部を形成することを特徴とし
ている。
【００１５】請求項１の電界効果型半導体装置の製造方
法では、第１及び第２の領域でゲート電極のレイアウト
密度が互いに異なっていても、ゲート電極と凸部との全
体のレイアウト密度を第１及び第２の領域で互いに等し
くしているので、ゲート電極の側壁スペーサの幅は第１
及び第２の領域で互いに等しくなる。
法では、第１及び第２の領域でゲート電極のレイアウト
密度が互いに異なっていても、ゲート電極と凸部との全
体のレイアウト密度を第１及び第２の領域で互いに等し
くしているので、ゲート電極の側壁スペーサの幅は第１
及び第２の領域で互いに等しくなる。
【００１６】請求項３の電界効果型半導体装置の製造方
法では、第１及び第２の領域でゲート電極のレイアウト
密度が互いに等しくても、ゲート電極と凸部との全体の
レイアウト密度を第１及び第２の領域で互いに異ならせ
ているので、ゲート電極の側壁スペーサの幅は第１及び
第２の領域で互いに異なる。
法では、第１及び第２の領域でゲート電極のレイアウト
密度が互いに等しくても、ゲート電極と凸部との全体の
レイアウト密度を第１及び第２の領域で互いに異ならせ
ているので、ゲート電極の側壁スペーサの幅は第１及び
第２の領域で互いに異なる。
【００１７】請求項２、４の電界効果型半導体装置の製
造方法では、ゲート電極と同一層の導電層で凸部を形成
しているので、ゲート電極を形成するためのマスクのパ
ターンを変更するだけでよく、製造工程は増加しない。
造方法では、ゲート電極と同一層の導電層で凸部を形成
しているので、ゲート電極を形成するためのマスクのパ
ターンを変更するだけでよく、製造工程は増加しない。
【００１８】
【発明の実施の形態】以下、ＭＯＳトランジスタの製造
に適用した本願の発明の第１及び第２具体例を、図１、
２を参照しながら説明する。図１が、ゲート電極のレイ
アウト密度が各ＭＯＳトランジスタの形成領域で均一で
はない第１具体例を示している。この第１具体例でも、
図１（ａ）に示す様に、Ｓｉ基板１１上にゲート酸化膜
としてのＳｉＯ2 膜１２と多結晶Ｓｉ膜１３等とを順次
に形成するまでは、図３に示した一従来例と実質的に同
様の工程を実行する。
に適用した本願の発明の第１及び第２具体例を、図１、
２を参照しながら説明する。図１が、ゲート電極のレイ
アウト密度が各ＭＯＳトランジスタの形成領域で均一で
はない第１具体例を示している。この第１具体例でも、
図１（ａ）に示す様に、Ｓｉ基板１１上にゲート酸化膜
としてのＳｉＯ2 膜１２と多結晶Ｓｉ膜１３等とを順次
に形成するまでは、図３に示した一従来例と実質的に同
様の工程を実行する。
【００１９】しかし、この第１具体例では、多結晶Ｓｉ
膜１３をゲート電極１４のパターンに加工するためのフ
ォトマスク（図示せず）のパターンが一従来例とは異な
っている。即ち、素子分離用のＳｉＯ2 膜２３上にのみ
延在してゲート電極としては機能しないダミーゲート電
極としての凸部２４をもゲート電極１４と共に多結晶Ｓ
ｉ膜１３で形成して、ゲート電極１４と凸部２４との全
体のレイアウト密度を何れのＭＯＳトランジスタの形成
領域でも等しくする。
膜１３をゲート電極１４のパターンに加工するためのフ
ォトマスク（図示せず）のパターンが一従来例とは異な
っている。即ち、素子分離用のＳｉＯ2 膜２３上にのみ
延在してゲート電極としては機能しないダミーゲート電
極としての凸部２４をもゲート電極１４と共に多結晶Ｓ
ｉ膜１３で形成して、ゲート電極１４と凸部２４との全
体のレイアウト密度を何れのＭＯＳトランジスタの形成
領域でも等しくする。
【００２０】その後は、再び、図３に示した一従来例と
実質的に同様の工程を実行して、ＬＤＤ層（図示せず）
やポケット層１５（図４）を形成した後、図１（ｂ）に
示す様に、ＳｉＯ2 膜１６をＣＶＤ法で全面に堆積させ
る。そして、図１（ｃ）に示す様に、ＳｉＯ2 膜１６の
全面に異方性エッチングを施して、このＳｉＯ2 膜１６
から成る側壁スペーサ１７を多結晶Ｓｉ膜１３及びＳｉ
Ｏ2 膜１２の側面に形成する。
実質的に同様の工程を実行して、ＬＤＤ層（図示せず）
やポケット層１５（図４）を形成した後、図１（ｂ）に
示す様に、ＳｉＯ2 膜１６をＣＶＤ法で全面に堆積させ
る。そして、図１（ｃ）に示す様に、ＳｉＯ2 膜１６の
全面に異方性エッチングを施して、このＳｉＯ2 膜１６
から成る側壁スペーサ１７を多結晶Ｓｉ膜１３及びＳｉ
Ｏ2 膜１２の側面に形成する。
【００２１】その後、多結晶Ｓｉ膜１３及びＳｉＯ2 膜
１６、２３をマスクにしてＳｉ基板１１と反対導電型の
不純物をＳｉ基板１１に導入し、ソース／ドレイン層１
８（図４）を形成して、ＭＯＳトランジスタ２５、２６
を完成させる。
１６、２３をマスクにしてＳｉ基板１１と反対導電型の
不純物をＳｉ基板１１に導入し、ソース／ドレイン層１
８（図４）を形成して、ＭＯＳトランジスタ２５、２６
を完成させる。
【００２２】以上の様な第１具体例では、ＭＯＳトラン
ジスタ２５、２６でゲート電極１４のレイアウト密度は
互いに異なっているが、ゲート電極１４と凸部２４との
全体のレイアウト密度をＭＯＳトランジスタ２５、２６
の形成領域で互いに等しくしているので、側壁スペーサ
１７の幅はＭＯＳトランジスタ２５、２６で互いに等し
くなる。
ジスタ２５、２６でゲート電極１４のレイアウト密度は
互いに異なっているが、ゲート電極１４と凸部２４との
全体のレイアウト密度をＭＯＳトランジスタ２５、２６
の形成領域で互いに等しくしているので、側壁スペーサ
１７の幅はＭＯＳトランジスタ２５、２６で互いに等し
くなる。
【００２３】このため、ＭＯＳトランジスタ２５、２６
でチャネル長方向における幅が互いに等しいＬＤＤ層や
ポケット層１５を形成することができて、ゲート電極１
４のレイアウトによらず特性の均一なＭＯＳトランジス
タ２５、２６を製造することができる。
でチャネル長方向における幅が互いに等しいＬＤＤ層や
ポケット層１５を形成することができて、ゲート電極１
４のレイアウトによらず特性の均一なＭＯＳトランジス
タ２５、２６を製造することができる。
【００２４】図２が、ゲート電極のレイアウト密度が各
ＭＯＳトランジスタの形成領域で均一である第２具体例
を示している。この第２具体例でも、図１に示した第１
具体例と実質的に同様の工程を実行して、近傍に凸部２
４が形成されていないＭＯＳトランジスタ２７と、近傍
に凸部２４が形成されているＭＯＳトランジスタ２８と
を完成させる。
ＭＯＳトランジスタの形成領域で均一である第２具体例
を示している。この第２具体例でも、図１に示した第１
具体例と実質的に同様の工程を実行して、近傍に凸部２
４が形成されていないＭＯＳトランジスタ２７と、近傍
に凸部２４が形成されているＭＯＳトランジスタ２８と
を完成させる。
【００２５】以上の様な第２具体例では、ＭＯＳトラン
ジスタ２７、２８でゲート電極１４のレイアウト密度が
互いに等しいが、ゲート電極１４と凸部２４との全体の
レイアウト密度をＭＯＳトランジスタ２７、２８の形成
領域で互いに異ならせているので、側壁スペーサ１７の
幅はＭＯＳトランジスタ２７、２８で互いに異なる。
ジスタ２７、２８でゲート電極１４のレイアウト密度が
互いに等しいが、ゲート電極１４と凸部２４との全体の
レイアウト密度をＭＯＳトランジスタ２７、２８の形成
領域で互いに異ならせているので、側壁スペーサ１７の
幅はＭＯＳトランジスタ２７、２８で互いに異なる。
【００２６】このため、ＭＯＳトランジスタ２７、２８
でチャネル長方向における幅が互いに異なるＬＤＤ層や
ポケット層１５を形成することができて、ゲート電極１
４のレイアウトによらず特性の異なるＭＯＳトランジス
タ２７、２８を製造することができる。
でチャネル長方向における幅が互いに異なるＬＤＤ層や
ポケット層１５を形成することができて、ゲート電極１
４のレイアウトによらず特性の異なるＭＯＳトランジス
タ２７、２８を製造することができる。
【００２７】また、以上の第１及び第２具体例の何れに
おいても、ゲート電極１４をパターニングするためのフ
ォトマスク（図示せず）のパターンが一従来例とは異な
っているだけで、ゲート電極１４も凸部２４も共に多結
晶Ｓｉ膜１３で形成しているので、一従来例と比べて製
造工程は増加していない。
おいても、ゲート電極１４をパターニングするためのフ
ォトマスク（図示せず）のパターンが一従来例とは異な
っているだけで、ゲート電極１４も凸部２４も共に多結
晶Ｓｉ膜１３で形成しているので、一従来例と比べて製
造工程は増加していない。
【００２８】なお、以上の第１及び第２具体例はＭＯＳ
トランジスタの製造に本願の発明を適用したものである
が、本願の発明はＭＯＳトランジスタ以外の電界効果型
半導体装置の製造にも適用することができる。
トランジスタの製造に本願の発明を適用したものである
が、本願の発明はＭＯＳトランジスタ以外の電界効果型
半導体装置の製造にも適用することができる。
【００２９】
【発明の効果】請求項１の電界効果型半導体装置の製造
方法では、第１及び第２の領域でゲート電極のレイアウ
ト密度が互いに異なっていても、ゲート電極の側壁スペ
ーサの幅は第１及び第２の領域で互いに等しくなるの
で、第１及び第２の領域でチャネル長方向における幅が
互いに等しい所謂ＬＤＤ層やポケット層等を形成するこ
とができて、ゲート電極のレイアウトによらず集積回路
内で特性の均一な素子を有する電界効果型半導体装置を
製造することができる。
方法では、第１及び第２の領域でゲート電極のレイアウ
ト密度が互いに異なっていても、ゲート電極の側壁スペ
ーサの幅は第１及び第２の領域で互いに等しくなるの
で、第１及び第２の領域でチャネル長方向における幅が
互いに等しい所謂ＬＤＤ層やポケット層等を形成するこ
とができて、ゲート電極のレイアウトによらず集積回路
内で特性の均一な素子を有する電界効果型半導体装置を
製造することができる。
【００３０】請求項３の電界効果型半導体装置の製造方
法では、第１及び第２の領域でゲート電極のレイアウト
密度が互いに等しくても、ゲート電極の側壁スペーサの
幅は第１及び第２の領域で互いに異なるので、第１及び
第２の領域でチャネル長方向における幅が互いに異なる
所謂ＬＤＤ層やポケット層等を形成することができて、
ゲート電極のレイアウトによらず集積回路内で特性の異
なる素子を有する電界効果型半導体装置を製造すること
ができる。
法では、第１及び第２の領域でゲート電極のレイアウト
密度が互いに等しくても、ゲート電極の側壁スペーサの
幅は第１及び第２の領域で互いに異なるので、第１及び
第２の領域でチャネル長方向における幅が互いに異なる
所謂ＬＤＤ層やポケット層等を形成することができて、
ゲート電極のレイアウトによらず集積回路内で特性の異
なる素子を有する電界効果型半導体装置を製造すること
ができる。
【００３１】請求項２、４の電界効果型半導体装置の製
造方法では、ゲート電極を形成するためのマスクのパタ
ーンを変更するだけでよく、製造工程は増加しないの
で、製造コストを増大させることなく、集積回路内で特
性の均一な素子や特性の異なる素子を有する電界効果型
半導体装置を製造することができる。
造方法では、ゲート電極を形成するためのマスクのパタ
ーンを変更するだけでよく、製造工程は増加しないの
で、製造コストを増大させることなく、集積回路内で特
性の均一な素子や特性の異なる素子を有する電界効果型
半導体装置を製造することができる。
【図１】本願の発明の第１具体例を工程順に示すＭＯＳ
トランジスタの側断面図である。
トランジスタの側断面図である。
【図２】本願の発明の第２具体例で製造したＭＯＳトラ
ンジスタの平面図である。
ンジスタの平面図である。
【図３】本願の発明の一従来例を工程順に示すＭＯＳト
ランジスタの側断面図である。
ランジスタの側断面図である。
【図４】側壁スペーサの幅とポケット層との関係を示す
ＭＯＳトランジスタの側断面図である。
ＭＯＳトランジスタの側断面図である。
１３ 多結晶Ｓｉ膜 １４ ゲート電極 １７ 側壁スペーサ ２４ 凸部 ２５ ＭＯＳトランジスタ ２６ ＭＯＳトランジスタ ２７ ＭＯＳトランジスタ ２８ ＭＯＳトランジスタ
Claims (4)
- 【請求項１】 ゲート電極のレイアウト密度が相対的に
低い第１の領域と相対的に高い第２の領域とを含んでお
り且つ前記ゲート電極に側壁スペーサが設けられている
電界効果型半導体装置の製造方法において、 前記ゲート電極を含めたレイアウト密度が前記第１及び
第２の領域で互いに等しくなる様に前記第１の領域に凸
部を形成する工程と、 前記ゲート電極及び前記凸部に前記側壁スペーサを形成
する工程とを具備することを特徴とする電界効果型半導
体装置の製造方法。 - 【請求項２】 前記ゲート電極と同一層の導電層で前記
凸部を形成することを特徴とする請求項１記載の電界効
果型半導体装置の製造方法。 - 【請求項３】 ゲート電極のレイアウト密度が互いに等
しい第１及び第２の領域を含んでおり且つ前記ゲート電
極に側壁スペーサが設けられている電界効果型半導体装
置の製造方法において、 前記ゲート電極を含めたレイアウト密度が前記第１の領
域で相対的に低くなり前記第２の領域で相対的に高くな
る様に前記第２の領域に凸部を形成する工程と、 前記ゲート電極及び前記凸部に前記側壁スペーサを形成
する工程とを具備することを特徴とする電界効果型半導
体装置の製造方法。 - 【請求項４】 前記ゲート電極と同一層の導電層で前記
凸部を形成することを特徴とする請求項３記載の電界効
果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236216A JPH0964195A (ja) | 1995-08-22 | 1995-08-22 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236216A JPH0964195A (ja) | 1995-08-22 | 1995-08-22 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964195A true JPH0964195A (ja) | 1997-03-07 |
Family
ID=16997507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236216A Pending JPH0964195A (ja) | 1995-08-22 | 1995-08-22 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964195A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6287902B1 (en) * | 1996-06-28 | 2001-09-11 | Samsung Electronics Co., Ltd. | Methods of forming etch inhibiting structures on field isolation regions |
| KR100320778B1 (ko) * | 1998-12-21 | 2002-01-17 | 니시무로 타이죠 | 반도체장치 및 그 제조방법 |
| JP2003086702A (ja) * | 2001-09-10 | 2003-03-20 | Sharp Corp | 半導体装置 |
| US6699762B2 (en) | 2001-06-20 | 2004-03-02 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit devices with contact hole alignment |
| KR100605500B1 (ko) * | 2005-03-03 | 2006-07-28 | 삼성전자주식회사 | 라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들 |
-
1995
- 1995-08-22 JP JP7236216A patent/JPH0964195A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6287902B1 (en) * | 1996-06-28 | 2001-09-11 | Samsung Electronics Co., Ltd. | Methods of forming etch inhibiting structures on field isolation regions |
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| US6699762B2 (en) | 2001-06-20 | 2004-03-02 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit devices with contact hole alignment |
| US7164204B2 (en) | 2001-06-20 | 2007-01-16 | Samsung Electronics Co., Ltd. | Integrated circuit devices with an auxiliary pad for contact hole alignment |
| JP2003086702A (ja) * | 2001-09-10 | 2003-03-20 | Sharp Corp | 半導体装置 |
| JP4545360B2 (ja) * | 2001-09-10 | 2010-09-15 | シャープ株式会社 | 半導体装置 |
| KR100605500B1 (ko) * | 2005-03-03 | 2006-07-28 | 삼성전자주식회사 | 라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들 |
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