JP2005136084A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】 製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成する。
【解決手段】 ゲート電極3a上の絶縁膜5の膜厚をゲート電極3b上の絶縁膜5の膜厚よりも薄くしてから、ゲート電極3a、3bの側壁にサイドウォールスペーサ6a、6bをそれぞれ形成することにより、ゲート電極3aの側壁のサイドウォールスペーサ6aの幅を、ゲート電極3bの側壁のサイドウォールスペーサ6bの幅よりも小さくする。
【選択図】 図1
【解決手段】 ゲート電極3a上の絶縁膜5の膜厚をゲート電極3b上の絶縁膜5の膜厚よりも薄くしてから、ゲート電極3a、3bの側壁にサイドウォールスペーサ6a、6bをそれぞれ形成することにより、ゲート電極3aの側壁のサイドウォールスペーサ6aの幅を、ゲート電極3bの側壁のサイドウォールスペーサ6bの幅よりも小さくする。
【選択図】 図1
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、耐圧の異なる電界効果型トランジスタの製造方法に適用して好適なものである。
従来の半導体装置では、耐圧の異なる電界効果型トランジスタを同一半導体基板上に形成するため、LOCOS(Local Oxidation of Silicon)法などで形成された素子分離膜上に高耐圧用トランジスタを形成する方法があった。
また、例えば、特許文献1には、高電圧周辺回路におけるトランジスタの高耐圧化を損なうことなく、低電圧周辺回路のトランジスタの駆動能力を確保し得る半導体記憶装置が開示されている。
特開平9−45873号公報
また、例えば、特許文献1には、高電圧周辺回路におけるトランジスタの高耐圧化を損なうことなく、低電圧周辺回路のトランジスタの駆動能力を確保し得る半導体記憶装置が開示されている。
しかしながら、LOCOS法などで形成された素子分離膜上に高耐圧用トランジスタを形成する方法では、低耐圧用トランジスタと高耐圧用トランジスタとを別工程で形成する必要があるため、工程数の増加が大きいという問題があった。
また、特許文献1に開示された方法では、高耐圧用トランジスタを形成するためには、nウェルに跨るようにゲート電極を配置する必要があり、高耐圧用トランジスタの微細化に支障を来すという問題があった。
また、特許文献1に開示された方法では、高耐圧用トランジスタを形成するためには、nウェルに跨るようにゲート電極を配置する必要があり、高耐圧用トランジスタの微細化に支障を来すという問題があった。
そこで、本発明の目的は、製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ゲート電極に側壁に形成されたサイドウォールスペーサの幅を異ならせることにより、耐圧の異なる電界効果型トランジスタが半導体基板上に形成されていることを特徴とする。
これにより、サイドウォールスペーサの幅を異ならせることで、電界効果型トランジスタの耐圧を異ならせることが可能となり、低耐圧用トランジスタと高耐圧用トランジスタとを別工程で形成する必要がなくなる。このため、製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能となり、高耐圧用トランジスタの微細化を図ることを可能としつつ、工程数の増加を抑制することが可能となる。
これにより、サイドウォールスペーサの幅を異ならせることで、電界効果型トランジスタの耐圧を異ならせることが可能となり、低耐圧用トランジスタと高耐圧用トランジスタとを別工程で形成する必要がなくなる。このため、製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能となり、高耐圧用トランジスタの微細化を図ることを可能としつつ、工程数の増加を抑制することが可能となる。
また、本発明の一態様に係る半導体装置によれば、第1ゲート絶縁膜を介して半導体基板上に形成された第1ゲート電極と、前記第1ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成された第1LDD層と、前記第1ゲート電極の側壁に形成された第1サイドウォールスペーサと、前記第1サイドウォールスペーサの両側にそれぞれ配置され、前記半導体基板に形成された第1ソース/ドレイン層と、第2ゲート絶縁膜を介して前記半導体基板上に形成された第2ゲート電極と、前記第2ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成された第2LDD層と、前記第2ゲート電極の側壁に形成され、前記第1サイドウォールスペーサと幅の異なる前記第2サイドウォールスペーサと、前記第2サイドウォールスペーサの両側にそれぞれ配置され、前記半導体基板に形成された第2ソース/ドレイン層とを備えることを特徴とする。
これにより、サイドウォールスペーサの幅の異なる電界効果型トランジスタを同一基板上に形成することが可能となり、製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能となる。このため、低耐圧用トランジスタと高耐圧用トランジスタとを別工程で形成する必要がなくなり、高耐圧用トランジスタの微細化を図ることを可能としつつ、工程数の増加を抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して複数のゲート電極を半導体基板上に形成する工程と、前記ゲート電極をマスクとして不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたLDD層を前記半導体基板に形成する工程と、幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程と、前記ゲート電極およびサイドウォールスペーサをマスクとして不純物のイオン注入を行うことにより、前記サイドウォールスペーサの両側にそれぞれ配置されたソース/ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
これにより、サイドウォールスペーサの幅の異なる電界効果型トランジスタを同一基板上に形成することが可能となり、工程数の増加を抑制しつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程は、前記ゲート電極が形成された半導体基板上に絶縁膜を積層する工程と、前記複数のゲート電極のうちの一部のゲート電極上の前記絶縁膜を薄膜化する工程と、前記薄膜化された部分を有する絶縁膜の異方性エッチングを行うことにより、前記半導体基板を露出させる工程とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程は、前記ゲート電極が形成された半導体基板上に絶縁膜を積層する工程と、前記複数のゲート電極のうちの一部のゲート電極上の前記絶縁膜を薄膜化する工程と、前記薄膜化された部分を有する絶縁膜の異方性エッチングを行うことにより、前記半導体基板を露出させる工程とを備えることを特徴とする。
これにより、一部のゲート電極をフォトレジストで覆うためのフォトリソグラフィー工程および半導体基板上に積層された絶縁膜を薄膜化するためのハーフエッチング工程を追加することで、幅が互いに異なるサイドウォールスペーサをゲート電極の側壁に形成することが可能となり、製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能となる。このため、低耐圧用トランジスタと高耐圧用トランジスタとを別工程で形成する必要がなくなり、高耐圧用トランジスタの微細化を図ることを可能としつつ、工程数の増加を抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程は、前記ゲート電極が形成された半導体基板上に第1絶縁膜を積層する工程と、前記複数のゲート電極のうちの一部のゲート電極の周囲の前記第1絶縁膜を除去する工程と、前記除去された部分を有する第1絶縁膜上に第2絶縁膜を積層する工程と、前記第1絶縁膜および前記第2絶縁膜の異方性エッチングを行うことにより、前記半導体基板を露出させる工程とを備えることを特徴とする。
これにより、膜厚の均一化を図りつつ、膜厚の異なる絶縁膜をゲート電極上に形成することが可能となり、幅が互いに異なるサイドウォールスペーサをゲート電極の側壁に精度よく形成することが可能となる。このため、工程数の増加を抑制しつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能となるとともに、特性のバラツキを抑制することが可能となる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1および図2は、本発明の第1実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、例えば、半導体基板1の熱酸化を行うことにより、半導体基板1上にゲート絶縁膜2a、2bを形成する。そして、CVDなどの方法により、ゲート絶縁膜2a、2bが形成された半導体基板1上の全面に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜2a、2b上にゲート電極3a、3bをそれぞれ形成する。
図1および図2は、本発明の第1実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、例えば、半導体基板1の熱酸化を行うことにより、半導体基板1上にゲート絶縁膜2a、2bを形成する。そして、CVDなどの方法により、ゲート絶縁膜2a、2bが形成された半導体基板1上の全面に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜2a、2b上にゲート電極3a、3bをそれぞれ形成する。
なお、半導体基板1の材質としては、例えば、Si、Si−Ge、GaAs、InP、GaP、GaNなどを用いることができ、ゲート絶縁層2a、2bとしては、例えば、酸化膜を用いることができる。
次に、図1(b)に示すように、ゲート電極3a、3bをマスクとして、As、P、Bなどの不純物を半導体基板1内にイオン注入することにより、低濃度不純物導入層からなるLDD層4a、4a´をゲート電極3aの両側にそれぞれ形成するとともに、LDD層4b、4b´をゲート電極3bの両側にそれぞれ形成する。
次に、図1(b)に示すように、ゲート電極3a、3bをマスクとして、As、P、Bなどの不純物を半導体基板1内にイオン注入することにより、低濃度不純物導入層からなるLDD層4a、4a´をゲート電極3aの両側にそれぞれ形成するとともに、LDD層4b、4b´をゲート電極3bの両側にそれぞれ形成する。
次に、図1(c)に示すように、CVDなどの方法により、LDD層4a、4a´、4b、4b´が形成された半導体基板1上の全面に絶縁膜5を成膜する。そして、フォトリソグラフィー技術を用いることにより、ゲート電極3aおよびLDD層4a、4a´が露出されるとともに、ゲート電極3bおよびLDD層4b、4b´が覆われるように配置されたレジストパターンR1を形成する。
そして、レジストパターンR1をマスクとして絶縁膜5のハーフエッチングを行うことにより、図2(a)に示すように、ゲート電極3aおよびLDD層4a、4a´上の絶縁膜5を薄膜化してから、レジストパターンR1を除去する。これにより、ゲート電極3a上の絶縁膜5の膜厚を、ゲート電極3b上の絶縁膜5の膜厚よりも薄くすることができる。
次に、図2(b)に示すように、RIEなどの異方性エッチングを用いて絶縁膜5をエッチバックすることにより、ゲート電極3aの側壁にサイドウォールスペーサ6aを形成するとともに、ゲート電極3bの側壁にサイドウォールスペーサ6bを形成する。
ここで、ゲート電極3a上の絶縁膜5の膜厚は、ゲート電極3b上の絶縁膜5の膜厚よりも薄いため、ゲート電極3aの側壁のサイドウォールスペーサ6aの幅は、ゲート電極3bの側壁のサイドウォールスペーサ6bの幅よりも小さくすることができる。
ここで、ゲート電極3a上の絶縁膜5の膜厚は、ゲート電極3b上の絶縁膜5の膜厚よりも薄いため、ゲート電極3aの側壁のサイドウォールスペーサ6aの幅は、ゲート電極3bの側壁のサイドウォールスペーサ6bの幅よりも小さくすることができる。
次に、図2(c)に示すように、ゲート電極3a、3bおよびサイドウォールスペーサ6a、6bをマスクとして、As、P、Bなどの不純物を半導体基板1内にイオン注入することにより、高濃度不純物導入層からなるソース/ドレイン層7a、7a´をサイドウォールスペーサ6aの両側にそれぞれ形成するとともに、ソース/ドレイン層7b、7b´をサイドウォールスペーサ6bの両側にそれぞれ形成する。
これにより、サイドウォールスペーサ6a、6bの幅が互いに異なる電界効果型トランジスタを同一半導体基板1上に形成することが可能となり、製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一半導体基板1上に形成することが可能となる。このため、低耐圧用トランジスタと高耐圧用トランジスタとを別工程で形成する必要がなくなり、高耐圧用トランジスタの微細化を図ることを可能としつつ、工程数の増加を抑制することが可能となる。
すなわち、サイドウォールスペーサ6a、6bの幅を互いに異ならせることにより、ゲート電極3aとソース/ドレイン層7a、7a´との間の間隔と、ゲート電極3bとソース/ドレイン層7b、7b´との間の間隔を互いに異ならせることができる。このため、ゲート電極3aが形成された電界効果型トランジスタと、ゲート電極3bが形成された電界効果型トランジスタとの耐圧を互いに異ならせることができ、低耐圧用トランジスタと高耐圧用トランジスタとを同一半導体基板1上に形成することが可能となる。
なお、低耐圧用トランジスタの耐圧としては、例えば、3〜5V程度、高耐圧用トランジスタの耐圧としては、例えば、10V程度以上とすることができる。
また、上述した実施形態では、低耐圧用トランジスタと高耐圧用トランジスタとを同一半導体基板1上に形成する方法について説明したが、低耐圧用トランジスタ、中耐圧用トランジスタおよび高耐圧用トランジスタを同一半導体基板1上に形成するようにしてもよい。なお、中耐圧用トランジスタの耐圧としては、例えば、5〜10V程度とすることができる。
また、上述した実施形態では、低耐圧用トランジスタと高耐圧用トランジスタとを同一半導体基板1上に形成する方法について説明したが、低耐圧用トランジスタ、中耐圧用トランジスタおよび高耐圧用トランジスタを同一半導体基板1上に形成するようにしてもよい。なお、中耐圧用トランジスタの耐圧としては、例えば、5〜10V程度とすることができる。
図3および図4は、本発明の第2実施形態に係る半導体装置の製造方法を示す断面図である。
図3(a)において、例えば、半導体基板11の熱酸化を行うことにより、半導体基板11上にゲート絶縁膜12a、12bを形成する。そして、CVDなどの方法により、ゲート絶縁膜12a、12bが形成された半導体基板11上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜12a、12b上にゲート電極13a、13bをそれぞれ形成する。
図3(a)において、例えば、半導体基板11の熱酸化を行うことにより、半導体基板11上にゲート絶縁膜12a、12bを形成する。そして、CVDなどの方法により、ゲート絶縁膜12a、12bが形成された半導体基板11上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜12a、12b上にゲート電極13a、13bをそれぞれ形成する。
次に、図3(b)に示すように、ゲート電極13a、13bをマスクとして、As、P、Bなどの不純物を半導体基板11内にイオン注入することにより、低濃度不純物導入層からなるLDD層14a、14a´をゲート電極13aの両側にそれぞれ形成するとともに、LDD層14b、14b´をゲート電極13bの両側にそれぞれ形成する。
次に、図3(c)に示すように、CVDなどの方法により、LDD層14a、14a´、14b、14b´が形成された半導体基板11上の全面に絶縁膜15を成膜する。そして、フォトリソグラフィー技術を用いることにより、ゲート電極13aおよびLDD層114a、14a´が露出されるとともに、ゲート電極13bおよびLDD層14b、14b´が覆われるように配置されたレジストパターンR2を形成する。
次に、図3(c)に示すように、CVDなどの方法により、LDD層14a、14a´、14b、14b´が形成された半導体基板11上の全面に絶縁膜15を成膜する。そして、フォトリソグラフィー技術を用いることにより、ゲート電極13aおよびLDD層114a、14a´が露出されるとともに、ゲート電極13bおよびLDD層14b、14b´が覆われるように配置されたレジストパターンR2を形成する。
そして、レジストパターンR2をマスクとして絶縁膜15のエッチングを行うことにより、図4(a)に示すように、ゲート電極13aおよびLDD層14a、14a´上の絶縁膜15を除去してから、レジストパターンR2を除去する。
次に、図4(b)に示すように、CVDなどの方法により、絶縁膜15の一部が除去された半導体基板11上の全面に絶縁膜15´を成膜する。
次に、図4(b)に示すように、CVDなどの方法により、絶縁膜15の一部が除去された半導体基板11上の全面に絶縁膜15´を成膜する。
これにより、ゲート電極13a上には絶縁膜15´を形成することが可能となるとともに、ゲート電極13b上には絶縁膜15、15´を形成することが可能となり、ゲート電極13a上の絶縁膜15´の膜厚を、ゲート電極13b上の絶縁膜15、15´全体の膜厚よりも薄くすることができる。
また、ゲート電極13a上の絶縁膜15を完全に除去してから、半導体基板11上の全面に絶縁膜15´を成膜することにより、ゲート電極13a上に形成される絶縁膜15´の膜厚のバラツキを抑制することが可能となる。
また、ゲート電極13a上の絶縁膜15を完全に除去してから、半導体基板11上の全面に絶縁膜15´を成膜することにより、ゲート電極13a上に形成される絶縁膜15´の膜厚のバラツキを抑制することが可能となる。
次に、図4(c)に示すように、RIEなどの異方性エッチングを用いて絶縁膜15、15´をエッチバックすることにより、ゲート電極13aの側壁にサイドウォールスペーサ16aを形成するとともに、ゲート電極13bの側壁にサイドウォールスペーサ16bを形成する。
ここで、ゲート電極13a上の絶縁膜15´の膜厚は、ゲート電極13b上の絶縁膜15、15´全体の膜厚よりも薄いため、ゲート電極13aの側壁のサイドウォールスペーサ16aの幅は、ゲート電極13bの側壁のサイドウォールスペーサ16bの幅よりも小さくすることができる。
ここで、ゲート電極13a上の絶縁膜15´の膜厚は、ゲート電極13b上の絶縁膜15、15´全体の膜厚よりも薄いため、ゲート電極13aの側壁のサイドウォールスペーサ16aの幅は、ゲート電極13bの側壁のサイドウォールスペーサ16bの幅よりも小さくすることができる。
次に、図4(d)に示すように、ゲート電極13a、13bおよびサイドウォールスペーサ16a、16bをマスクとして、As、P、Bなどの不純物を半導体基板11内にイオン注入することにより、高濃度不純物導入層からなるソース/ドレイン層17a、17a´をサイドウォールスペーサ16aの両側にそれぞれ形成するとともに、ソース/ドレイン層17b、17b´をサイドウォールスペーサ16bの両側にそれぞれ形成する。
これにより、絶縁膜15、15´の膜厚の均一化を図りつつ、膜厚の異なる絶縁膜をゲート電極13a、13b上に形成することが可能となり、幅が互いに異なるサイドウォールスペーサ16a、16bをゲート電極13a、13bの側壁にそれぞれ精度よく形成することが可能となる。このため、工程数の増加を抑制しつつ、耐圧の異なる電界効果型トランジスタを同一半導体基板11上に形成することが可能となるとともに、特性のバラツキを抑制することが可能となる。
1、11 半導体基板、2a、2b、12a、12b ゲート絶縁膜、3a、3b、13a、13b ゲート電極、4a、4a、´、4b、4b´、14a、14a、´、14b、14b´ LDD層、5、15、15´ 絶縁膜、6a、6b、16a、16b サイドウォールスペーサ、7a、7b、17a、17b ソース層、7a´、7b´、17a´、17b´ ドレイン層、R1、R2 レジストパターン
Claims (5)
- ゲート電極に側壁に形成されたサイドウォールスペーサの幅を異ならせることにより、耐圧の異なる電界効果型トランジスタが半導体基板上に形成されていることを特徴とする半導体装置。
- 第1ゲート絶縁膜を介して半導体基板上に形成された第1ゲート電極と、
前記第1ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成された第1LDD層と、
前記第1ゲート電極の側壁に形成された第1サイドウォールスペーサと、
前記第1サイドウォールスペーサの両側にそれぞれ配置され、前記半導体基板に形成された第1ソース/ドレイン層と、
第2ゲート絶縁膜を介して前記半導体基板上に形成された第2ゲート電極と、
前記第2ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成された第2LDD層と、
前記第2ゲート電極の側壁に形成され、前記第1サイドウォールスペーサと幅の異なる前記第2サイドウォールスペーサと、
前記第2サイドウォールスペーサの両側にそれぞれ配置され、前記半導体基板に形成された第2ソース/ドレイン層とを備えることを特徴とする半導体装置。 - ゲート絶縁膜を介して複数のゲート電極を半導体基板上に形成する工程と、
前記ゲート電極をマスクとして不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたLDD層を前記半導体基板に形成する工程と、
幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程と、
前記ゲート電極およびサイドウォールスペーサをマスクとして不純物のイオン注入を行うことにより、前記サイドウォールスペーサの両側にそれぞれ配置されたソース/ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程は、
前記ゲート電極が形成された半導体基板上に絶縁膜を積層する工程と、
前記複数のゲート電極のうちの一部のゲート電極上の前記絶縁膜を薄膜化する工程と、
前記薄膜化された部分を有する絶縁膜の異方性エッチングを行うことにより、前記半導体基板を露出させる工程とを備えることを特徴とする請求項3記載の半導体装置の製造方法。 - 前記幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程は、
前記ゲート電極が形成された半導体基板上に第1絶縁膜を積層する工程と、
前記複数のゲート電極のうちの一部のゲート電極の周囲の前記第1絶縁膜を除去する工程と、
前記除去された部分を有する第1絶縁膜上に第2絶縁膜を積層する工程と、
前記第1絶縁膜および前記第2絶縁膜の異方性エッチングを行うことにより、前記半導体基板を露出させる工程とを備えることを特徴とする請求項3記載の半導体装置の製造方法。
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