JP2001257345A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】シリコン基板界面近傍の厚ゲート酸化膜の膜質
を良好に維持し、デバイス特性の低下を防いだ有効な半
導体装置の製造方法を提供する。 【解決手段】シリコン基板１の主面上にシリコン窒化膜
２のパターンを形成する工程と、シリコン窒化膜２のパ
ターンをマスクにして第１のロコス酸化を行って犠牲酸
化膜となる第１のシリコン酸化膜４を形成する工程と、
第１のシリコン酸化膜４をエッチング除去する工程と、
次に、シリコン窒化膜のパターンをマスクにして第２の
ロコス酸化を行って厚い第２のシリコン酸化膜を形成す
る工程とを有し、第２のシリコン酸化膜をＭＯＳＦＥＴ
領域Ｂにおけるのゲート絶縁膜にする半導体装置の製造
方法。
を良好に維持し、デバイス特性の低下を防いだ有効な半
導体装置の製造方法を提供する。 【解決手段】シリコン基板１の主面上にシリコン窒化膜
２のパターンを形成する工程と、シリコン窒化膜２のパ
ターンをマスクにして第１のロコス酸化を行って犠牲酸
化膜となる第１のシリコン酸化膜４を形成する工程と、
第１のシリコン酸化膜４をエッチング除去する工程と、
次に、シリコン窒化膜のパターンをマスクにして第２の
ロコス酸化を行って厚い第２のシリコン酸化膜を形成す
る工程とを有し、第２のシリコン酸化膜をＭＯＳＦＥＴ
領域Ｂにおけるのゲート絶縁膜にする半導体装置の製造
方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特にゲート絶縁膜にフィールド酸化膜を用
いた絶縁ゲート電界効果トランジスタ（以下、ＭＯＳＦ
ＥＴ、と称する）の製造方法に関する。
法に係わり、特にゲート絶縁膜にフィールド酸化膜を用
いた絶縁ゲート電界効果トランジスタ（以下、ＭＯＳＦ
ＥＴ、と称する）の製造方法に関する。
【０００２】
【従来の技術】２種類以上の厚さの異なるゲート酸化膜
を有する半導体装置、すなわち相対的に厚さが厚いいわ
ゆる厚ゲート酸化膜および相対的に厚さが薄い通常のゲ
ート酸化膜のＰチャンネル型ＭＯＳＦＥＴもしくはＮチ
ャンネル型ＭＯＳＦＥＴを一つの半導体チップ内に集積
する半導体装置において、各半導体素子を分離するため
のフィールド酸化膜を厚ゲート酸化膜にする技術は例え
ば、特開昭６３−１０４４６３号公報に開示されてい
る。
を有する半導体装置、すなわち相対的に厚さが厚いいわ
ゆる厚ゲート酸化膜および相対的に厚さが薄い通常のゲ
ート酸化膜のＰチャンネル型ＭＯＳＦＥＴもしくはＮチ
ャンネル型ＭＯＳＦＥＴを一つの半導体チップ内に集積
する半導体装置において、各半導体素子を分離するため
のフィールド酸化膜を厚ゲート酸化膜にする技術は例え
ば、特開昭６３−１０４４６３号公報に開示されてい
る。
【０００３】図５を参照して、シリコン窒化膜パターン
をマスクにした酸化性雰囲気中の選択的熱酸化法（以
下、ロコス酸化、と称する）により、厚ゲート酸化膜と
して用いるフィールド酸化膜を形成する従来技術の製造
方法を説明する。
をマスクにした酸化性雰囲気中の選択的熱酸化法（以
下、ロコス酸化、と称する）により、厚ゲート酸化膜と
して用いるフィールド酸化膜を形成する従来技術の製造
方法を説明する。
【０００４】先ず、図５（Ａ）において、Ｎ- 型ウエル
３３を設けたＰ- 型シリコン基板３１の主面にシリコン
窒化膜３２を形成する。
３３を設けたＰ- 型シリコン基板３１の主面にシリコン
窒化膜３２を形成する。
【０００５】次に、図５（Ｂ）において、シリコン窒化
膜３２をパターニングし、このシリコン窒化膜パターン
をマスクにしてロコス酸化を行い、厚いシリコン酸化膜
３８を形成する。このシリコン酸化膜３８のうち素子分
離領域の箇所がフィールド酸化膜３８Ａとなり、ＭＯＳ
ＦＥＴの箇所が厚ゲート酸化膜３８Ｂになる。
膜３２をパターニングし、このシリコン窒化膜パターン
をマスクにしてロコス酸化を行い、厚いシリコン酸化膜
３８を形成する。このシリコン酸化膜３８のうち素子分
離領域の箇所がフィールド酸化膜３８Ａとなり、ＭＯＳ
ＦＥＴの箇所が厚ゲート酸化膜３８Ｂになる。
【０００６】次に、図５（Ｃ）において、薄い通常のゲ
ート酸化膜３７を形成し、厚ゲート酸化膜３８Ｂ上に高
耐圧Ｐチャンネル型ＭＯＳＦＥＴのゲート電極３６を形
成し、薄ゲート酸化膜３７上にＮチャンネル型ＭＯＳＦ
ＥＴのゲート電極３９を形成し、Ｐチャンネル型ＭＯＳ
ＦＥＴのソース、ドレインとなるＰ型領域３４，３５を
形成し、Ｎチャンネル型ＭＯＳＦＥＴのソース、ドレイ
ンとなるＮ型領域（図示省略）を形成する。
ート酸化膜３７を形成し、厚ゲート酸化膜３８Ｂ上に高
耐圧Ｐチャンネル型ＭＯＳＦＥＴのゲート電極３６を形
成し、薄ゲート酸化膜３７上にＮチャンネル型ＭＯＳＦ
ＥＴのゲート電極３９を形成し、Ｐチャンネル型ＭＯＳ
ＦＥＴのソース、ドレインとなるＰ型領域３４，３５を
形成し、Ｎチャンネル型ＭＯＳＦＥＴのソース、ドレイ
ンとなるＮ型領域（図示省略）を形成する。
【０００７】通常、たがいに厚さの異なるゲート酸化膜
を有する複数種のＭＯＳＦＥＴを一つの半導体チップ内
に集積する場合には、それぞれのゲート酸化膜形成の工
程が必要なので工程数が増加してしまうが、上記した方
法ではフィールド酸化膜を厚ゲート酸化膜を同時に形成
するので、工程数の増加が抑制される。
を有する複数種のＭＯＳＦＥＴを一つの半導体チップ内
に集積する場合には、それぞれのゲート酸化膜形成の工
程が必要なので工程数が増加してしまうが、上記した方
法ではフィールド酸化膜を厚ゲート酸化膜を同時に形成
するので、工程数の増加が抑制される。
【０００８】
【発明が解決しようとする課題】しかしながら上記した
従来技術では、厚ゲート酸化膜もフィールド酸化膜と同
様な製造方法、すなわちシリコン窒化膜を選択的にエッ
チングしてパターンを形成した後、そのままロコス酸化
を行うという方法であるから、エッチングによる厚ゲー
ト酸化膜形成領域のシリコン基板表面へのダメージを含
んだまま、厚ゲート酸化膜を形成することになる。
従来技術では、厚ゲート酸化膜もフィールド酸化膜と同
様な製造方法、すなわちシリコン窒化膜を選択的にエッ
チングしてパターンを形成した後、そのままロコス酸化
を行うという方法であるから、エッチングによる厚ゲー
ト酸化膜形成領域のシリコン基板表面へのダメージを含
んだまま、厚ゲート酸化膜を形成することになる。
【０００９】したがって、このエッチングによるダメー
ジのため、シリコン基板界面近傍の厚ゲート酸化膜の膜
質が悪くなり、デバイス特性の劣化を招くという問題が
あった。
ジのため、シリコン基板界面近傍の厚ゲート酸化膜の膜
質が悪くなり、デバイス特性の劣化を招くという問題が
あった。
【００１０】具体的には、高耐圧のＰチャンネル型ＭＯ
ＳＦＥＴにおいて、ゲート電極に高電圧を印加して厚ゲ
ート酸化膜に高電界が発生させると、ゲート酸化膜中の
トラップに電子が捕獲され、電界をなくしてもこの電子
は捕獲されたままなので、ドレイン−ソース間に逆電圧
を加えたときの空乏層に影響を与え、オフ耐圧が低下し
てしまう。
ＳＦＥＴにおいて、ゲート電極に高電圧を印加して厚ゲ
ート酸化膜に高電界が発生させると、ゲート酸化膜中の
トラップに電子が捕獲され、電界をなくしてもこの電子
は捕獲されたままなので、ドレイン−ソース間に逆電圧
を加えたときの空乏層に影響を与え、オフ耐圧が低下し
てしまう。
【００１１】したがって本発明の目的は、特別な製造装
置や工程をできるだけ用いずに、シリコン基板界面近傍
の厚ゲート酸化膜の膜質を良好に維持し、デバイス特性
の低下を防いだ有効な半導体装置の製造方法を提供する
ことである。
置や工程をできるだけ用いずに、シリコン基板界面近傍
の厚ゲート酸化膜の膜質を良好に維持し、デバイス特性
の低下を防いだ有効な半導体装置の製造方法を提供する
ことである。
【００１２】
【課題を解決するための手段】本発明の特徴は、シリコ
ン基板の主面上にシリコン窒化膜のパターンを形成する
工程と、前記シリコン窒化膜のパターンをマスクにして
第１のロコス酸化を行って犠牲酸化膜となる第１のシリ
コン酸化膜を形成する工程と、前記第１のシリコン酸化
膜をエッチング除去する工程と、次に、前記シリコン窒
化膜のパターンをマスクにして第２のロコス酸化を行っ
て厚い第２のシリコン酸化膜を形成する工程とを有し、
前記第２のシリコン酸化膜をＭＯＳＦＥＴのゲート絶縁
膜にした半導体装置の製造方法にある。ここで、前記第
２のロコス酸化により素子分離領域に形成された前記第
２のシリコン酸化膜がフィールド酸化膜であることがで
きる。また、薄いシリコン酸化膜を前記シリコン基板の
主面上に被着形成した後、該薄いシリコン酸化膜上に前
記シリコン窒化膜を形成することが好ましい。
ン基板の主面上にシリコン窒化膜のパターンを形成する
工程と、前記シリコン窒化膜のパターンをマスクにして
第１のロコス酸化を行って犠牲酸化膜となる第１のシリ
コン酸化膜を形成する工程と、前記第１のシリコン酸化
膜をエッチング除去する工程と、次に、前記シリコン窒
化膜のパターンをマスクにして第２のロコス酸化を行っ
て厚い第２のシリコン酸化膜を形成する工程とを有し、
前記第２のシリコン酸化膜をＭＯＳＦＥＴのゲート絶縁
膜にした半導体装置の製造方法にある。ここで、前記第
２のロコス酸化により素子分離領域に形成された前記第
２のシリコン酸化膜がフィールド酸化膜であることがで
きる。また、薄いシリコン酸化膜を前記シリコン基板の
主面上に被着形成した後、該薄いシリコン酸化膜上に前
記シリコン窒化膜を形成することが好ましい。
【００１３】本発明の他の特徴は、シリコン基板の主面
上にシリコン窒化膜のパターンを形成する工程と、シリ
コン窒化膜のパターン間に露出するシリコン基板の主面
の部分をエッチング除去して凹部を形成する工程と、前
記シリコン窒化膜のパターンをマスクにしてロコス酸化
を行うことにより厚いシリコン酸化膜を形成する工程
と、前記凹部が形成された箇所の前記シリコン酸化膜を
ＭＯＳＦＥＴのゲート絶縁膜にした半導体装置の製造方
法にある。ここで、ロコス酸化により素子分離領域に形
成された前記シリコン酸化膜がフィールド酸化膜である
ことができる。また、薄いシリコン酸化膜を前記シリコ
ン基板の主面上に被着形成した後、該薄いシリコン酸化
膜上に前記シリコン窒化膜を形成することが好ましい。
上にシリコン窒化膜のパターンを形成する工程と、シリ
コン窒化膜のパターン間に露出するシリコン基板の主面
の部分をエッチング除去して凹部を形成する工程と、前
記シリコン窒化膜のパターンをマスクにしてロコス酸化
を行うことにより厚いシリコン酸化膜を形成する工程
と、前記凹部が形成された箇所の前記シリコン酸化膜を
ＭＯＳＦＥＴのゲート絶縁膜にした半導体装置の製造方
法にある。ここで、ロコス酸化により素子分離領域に形
成された前記シリコン酸化膜がフィールド酸化膜である
ことができる。また、薄いシリコン酸化膜を前記シリコ
ン基板の主面上に被着形成した後、該薄いシリコン酸化
膜上に前記シリコン窒化膜を形成することが好ましい。
【００１４】このような本発明によれば、シリコン窒化
膜をパターニングする際のエッチング時に生じた厚ゲー
ト酸化膜形成領域のシリコン基板表面へのダメージは、
犠牲酸化膜である第１のシリコン酸化膜を形成してこの
第１のシリコン酸化膜を完全に除去することにより、そ
のダメージ自体も除去される。
膜をパターニングする際のエッチング時に生じた厚ゲー
ト酸化膜形成領域のシリコン基板表面へのダメージは、
犠牲酸化膜である第１のシリコン酸化膜を形成してこの
第１のシリコン酸化膜を完全に除去することにより、そ
のダメージ自体も除去される。
【００１５】あるいは、シリコン窒化膜をパターニング
する際のエッチング時に生じた厚ゲート酸化膜形成領域
のシリコン基板表面へのダメージは、その箇所のシリコ
ン基板表面をエッチング除去して凹部を形成すること
で、そのダメージ自体も除去される。
する際のエッチング時に生じた厚ゲート酸化膜形成領域
のシリコン基板表面へのダメージは、その箇所のシリコ
ン基板表面をエッチング除去して凹部を形成すること
で、そのダメージ自体も除去される。
【００１６】そしてその後、フィールド酸化膜を厚ゲー
ト酸化膜を形成するロコス酸化を行うことにより、シリ
コン基板界面近傍の厚ゲート酸化膜の良好な膜質を維持
でき、デバイス特性の低下を防ぐことができる。
ト酸化膜を形成するロコス酸化を行うことにより、シリ
コン基板界面近傍の厚ゲート酸化膜の良好な膜質を維持
でき、デバイス特性の低下を防ぐことができる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明を説
明する。
明する。
【００１８】図１は本発明の第１の実施の形態の半導体
装置の製造方法を工程順に示した断面図であり、図２は
図１の続きの工程を順に示した断面図である。
装置の製造方法を工程順に示した断面図であり、図２は
図１の続きの工程を順に示した断面図である。
【００１９】先ず、図１（Ａ）において、Ｎ- 型ウエル
１１を設けその内にＰ- 型領域１２を形成したＰ- 型シ
リコン基板１の主面にシリコン窒化膜２を形成する。
１１を設けその内にＰ- 型領域１２を形成したＰ- 型シ
リコン基板１の主面にシリコン窒化膜２を形成する。
【００２０】次に、図１（Ｂ）において、第１のフォト
レジスト３をマスクにしてシリコン窒化膜２を選択的に
エッチングすることによりシリコン窒化膜２のパターン
を形成する。
レジスト３をマスクにしてシリコン窒化膜２を選択的に
エッチングすることによりシリコン窒化膜２のパターン
を形成する。
【００２１】次に、図１（Ｃ）において、第１のフォト
レジスト３を除去した後、シリコン窒化膜２のパターン
をマスクにして、例えば、１１００℃、２分４０秒の条
件で第１のロコス酸化を行う。
レジスト３を除去した後、シリコン窒化膜２のパターン
をマスクにして、例えば、１１００℃、２分４０秒の条
件で第１のロコス酸化を行う。
【００２２】これにより、素子分離領域Ａ及びＭＯＳＦ
ＥＴ領域Ｂに膜厚が５０ｎｍの第１のシリコン酸化膜４
を形成する。また、イオン注入技術によりＮ- 型領域１
６を形成する。
ＥＴ領域Ｂに膜厚が５０ｎｍの第１のシリコン酸化膜４
を形成する。また、イオン注入技術によりＮ- 型領域１
６を形成する。
【００２３】次に、図１（Ｄ）において、第２のフォト
レジスト５をマスクにしてＭＯＳＦＥＴ領域Ｂにおける
第１のシリコン酸化膜４、すなわち犠牲酸化膜を完全に
エッチング除去することにより凹部６が形成される。
レジスト５をマスクにしてＭＯＳＦＥＴ領域Ｂにおける
第１のシリコン酸化膜４、すなわち犠牲酸化膜を完全に
エッチング除去することにより凹部６が形成される。
【００２４】これによりＭＯＳＦＥＴ領域Ｂにおいてシ
リコン窒化膜２をパターニングする際のエッチング時に
生じたシリコン基板表面のダメージ自体も除去されるか
ら、その後に形成される第２のシリコン酸化膜による厚
ゲート酸化膜の膜質は良好なものになる。
リコン窒化膜２をパターニングする際のエッチング時に
生じたシリコン基板表面のダメージ自体も除去されるか
ら、その後に形成される第２のシリコン酸化膜による厚
ゲート酸化膜の膜質は良好なものになる。
【００２５】このために、第１のシリコン酸化膜４の膜
厚は３０ｎｍ〜８０ｎｍであることが好ましい。一方、
素子分離領域Ａではフィールド酸化膜は厚い方が有利で
あるから、この実施の形態では第１のシリコン酸化膜を
残存させて後に形成される第２のシリコン酸化膜による
フィールド酸化膜の一部を構成させる。
厚は３０ｎｍ〜８０ｎｍであることが好ましい。一方、
素子分離領域Ａではフィールド酸化膜は厚い方が有利で
あるから、この実施の形態では第１のシリコン酸化膜を
残存させて後に形成される第２のシリコン酸化膜による
フィールド酸化膜の一部を構成させる。
【００２６】次に、図２（Ａ）において、第２のフォト
レジスト５を除去した後、シリコン窒化膜２のパターン
をマスクにして、例えば、１１００℃、１１０分３０秒
の条件で第２のロコス酸化を行って、素子分離領域Ａ及
びＭＯＳＦＥＴ領域Ｂに膜厚が８５０ｎｍの厚い第２の
シリコン酸化膜８を形成する。また、イオン注入技術に
よりＮ- 型領域１６を形成する。
レジスト５を除去した後、シリコン窒化膜２のパターン
をマスクにして、例えば、１１００℃、１１０分３０秒
の条件で第２のロコス酸化を行って、素子分離領域Ａ及
びＭＯＳＦＥＴ領域Ｂに膜厚が８５０ｎｍの厚い第２の
シリコン酸化膜８を形成する。また、イオン注入技術に
よりＮ- 型領域１６を形成する。
【００２７】この第２のシリコン酸化膜８は、素子分離
領域Ａではフィールド酸化膜８Ａになり、ＭＯＳＦＥＴ
領域Ｂでは厚ゲート酸化膜８Ｂになる。
領域Ａではフィールド酸化膜８Ａになり、ＭＯＳＦＥＴ
領域Ｂでは厚ゲート酸化膜８Ｂになる。
【００２８】次に、図２（Ｂ）において、シリコン窒化
膜２を除去した後、膜厚１００ｎｍ〜２００ｎｍのシリ
コン酸化膜による薄ゲート酸化膜２３を形成し、厚ゲー
ト酸化膜８Ｂ上に高耐圧Ｐチャンネル型ＭＯＳＦＥＴの
ゲート電極２１を形成し、また、薄ゲート酸化膜２３上
にＮチャンネル型ＭＯＳＦＥＴのゲート電極２２を形成
する。
膜２を除去した後、膜厚１００ｎｍ〜２００ｎｍのシリ
コン酸化膜による薄ゲート酸化膜２３を形成し、厚ゲー
ト酸化膜８Ｂ上に高耐圧Ｐチャンネル型ＭＯＳＦＥＴの
ゲート電極２１を形成し、また、薄ゲート酸化膜２３上
にＮチャンネル型ＭＯＳＦＥＴのゲート電極２２を形成
する。
【００２９】そして、Ｎ+ 型領域１５、Ｐ+ 型領域１
４、Ｐ+ 型領域１３、Ｎ+ 型領域１７、Ｎ+ 型領域１
８、Ｐ+ 型領域１９を形成する。
４、Ｐ+ 型領域１３、Ｎ+ 型領域１７、Ｎ+ 型領域１
８、Ｐ+ 型領域１９を形成する。
【００３０】Ｎ+ 型領域１５はＮ- 型ウエル１１のコン
タクト領域である。Ｐ+ 型領域１４はＰチャンネル型Ｍ
ＯＳＦＥＴのソース、ドレインの一方の領域であり、Ｐ
+ 型領域１３及びＰ- 型領域１２はＰチャンネル型ＭＯ
ＳＦＥＴのソース、ドレインの他方の領域である。
タクト領域である。Ｐ+ 型領域１４はＰチャンネル型Ｍ
ＯＳＦＥＴのソース、ドレインの一方の領域であり、Ｐ
+ 型領域１３及びＰ- 型領域１２はＰチャンネル型ＭＯ
ＳＦＥＴのソース、ドレインの他方の領域である。
【００３１】また、Ｐ+ 型領域１９はＰ- 型シリコン基
板１のコンタクト領域である。さらに、Ｎ+ 型領域１８
はＮチャンネル型ＭＯＳＦＥＴのソース、ドレインの一
方の領域であり、Ｎ+ 型領域１７及びＮ- 型領域１６は
Ｎチャンネル型ＭＯＳＦＥＴのソース、ドレインの他方
の領域である。
板１のコンタクト領域である。さらに、Ｎ+ 型領域１８
はＮチャンネル型ＭＯＳＦＥＴのソース、ドレインの一
方の領域であり、Ｎ+ 型領域１７及びＮ- 型領域１６は
Ｎチャンネル型ＭＯＳＦＥＴのソース、ドレインの他方
の領域である。
【００３２】この第１の実施の形態の応用例として、図
１（Ａ）において、膜厚２０ｎｍ〜４０ｎｍの薄いシリ
コン酸化膜を応力緩衝材としてシリコン基板１の主面上
に被着形成した後、この薄いシリコン酸化膜上にシリコ
ン窒化膜２を形成することにより、シリコン窒化膜２が
シリコン基板１に及ぼす応力を緩和するようにすること
ができる。
１（Ａ）において、膜厚２０ｎｍ〜４０ｎｍの薄いシリ
コン酸化膜を応力緩衝材としてシリコン基板１の主面上
に被着形成した後、この薄いシリコン酸化膜上にシリコ
ン窒化膜２を形成することにより、シリコン窒化膜２が
シリコン基板１に及ぼす応力を緩和するようにすること
ができる。
【００３３】この応力緩衝材としての薄いシリコン酸化
膜は、図１（Ｂ）の工程でエッチングされずに残り、図
１（Ｃ）の工程で第１のシリコン酸化膜４の一部にな
る。
膜は、図１（Ｂ）の工程でエッチングされずに残り、図
１（Ｃ）の工程で第１のシリコン酸化膜４の一部にな
る。
【００３４】図３は本発明の第２の実施の形態の半導体
装置の製造方法を工程順に示した断面図であり、図４は
図３の続きの工程を順に示した断面図である。
装置の製造方法を工程順に示した断面図であり、図４は
図３の続きの工程を順に示した断面図である。
【００３５】先ず、図３（Ａ）において、Ｎ- 型ウエル
１１を設けその内にＰ- 型領域１２を形成したＰ- 型シ
リコン基板１の主面にシリコン窒化膜２を形成する。
１１を設けその内にＰ- 型領域１２を形成したＰ- 型シ
リコン基板１の主面にシリコン窒化膜２を形成する。
【００３６】次に、図３（Ｂ）において、第１のフォト
レジスト３をマスクにしてシリコン窒化膜２を選択的に
エッチングすることによりシリコン窒化膜２のパターン
を形成する。これにより、素子分離領域Ａ及びＭＯＳＦ
ＥＴ領域ＢにおけるＰ- 型シリコン基板１の主面がシリ
コン窒化膜２のパターン間に露出する。
レジスト３をマスクにしてシリコン窒化膜２を選択的に
エッチングすることによりシリコン窒化膜２のパターン
を形成する。これにより、素子分離領域Ａ及びＭＯＳＦ
ＥＴ領域ＢにおけるＰ- 型シリコン基板１の主面がシリ
コン窒化膜２のパターン間に露出する。
【００３７】次に、図３（Ｃ）において、第１のフォト
レジスト３を除去した後、第２のフォトレジスト５を形
成して、ＭＯＳＦＥＴ領域Ｂにおいて露出するＰ- 型シ
リコン基板１の表面部分をエッチングして、例えば深さ
が６０ｎｍの凹部２０を形成する。
レジスト３を除去した後、第２のフォトレジスト５を形
成して、ＭＯＳＦＥＴ領域Ｂにおいて露出するＰ- 型シ
リコン基板１の表面部分をエッチングして、例えば深さ
が６０ｎｍの凹部２０を形成する。
【００３８】これによりＭＯＳＦＥＴ領域Ｂにおいてシ
リコン窒化膜２をパターニングする際のエッチング時に
生じたシリコン基板表面のダメージ自体も除去されるか
ら、その後に形成されるロコス酸化による厚いシリコン
酸化膜による厚ゲート酸化膜の膜質は良好なものにな
る。一方この実施の形態において、素子分離領域Ａでは
凹部が形成されないから、この領域Ａにおける後から形
成されるロコス酸化による厚いシリコン酸化膜のフィー
ルド酸化膜は基板表面からより突出され、これにより隣
合う素子間のフィールド酸化膜表面上の絶縁距離が長く
なり、また、フィールド酸化膜が基板内部に入りすぎな
い方が好ましい半導体装置にとって適している。
リコン窒化膜２をパターニングする際のエッチング時に
生じたシリコン基板表面のダメージ自体も除去されるか
ら、その後に形成されるロコス酸化による厚いシリコン
酸化膜による厚ゲート酸化膜の膜質は良好なものにな
る。一方この実施の形態において、素子分離領域Ａでは
凹部が形成されないから、この領域Ａにおける後から形
成されるロコス酸化による厚いシリコン酸化膜のフィー
ルド酸化膜は基板表面からより突出され、これにより隣
合う素子間のフィールド酸化膜表面上の絶縁距離が長く
なり、また、フィールド酸化膜が基板内部に入りすぎな
い方が好ましい半導体装置にとって適している。
【００３９】次に、図４（Ａ）において、第２のフォト
レジスト５を除去した後、シリコン窒化膜２のパターン
をマスクにして、例えば、１１００℃、１１０分３０秒
の条件で第２のロコス酸化を行って、素子分離領域Ａ及
びＭＯＳＦＥＴ領域Ｂに膜厚が８５０ｎｍの厚い第２の
シリコン酸化膜８を形成する。また、イオン注入技術に
よりＮ- 型領域１６を形成する。
レジスト５を除去した後、シリコン窒化膜２のパターン
をマスクにして、例えば、１１００℃、１１０分３０秒
の条件で第２のロコス酸化を行って、素子分離領域Ａ及
びＭＯＳＦＥＴ領域Ｂに膜厚が８５０ｎｍの厚い第２の
シリコン酸化膜８を形成する。また、イオン注入技術に
よりＮ- 型領域１６を形成する。
【００４０】この第２のシリコン酸化膜８は、素子分離
領域Ａではフィールド酸化膜８Ａになり、ＭＯＳＦＥＴ
領域Ｂでは厚ゲート酸化膜８Ｂになる。
領域Ａではフィールド酸化膜８Ａになり、ＭＯＳＦＥＴ
領域Ｂでは厚ゲート酸化膜８Ｂになる。
【００４１】次に、図４（Ｂ）において、図２（Ｂ）と
同様な処理を行う。
同様な処理を行う。
【００４２】この第２の実施の形態の応用例も、第１の
実施の形態の応用例と同様に、図３（Ａ）において、膜
厚２０ｎｍ〜４０ｎｍの薄いシリコン酸化膜を応力緩衝
材としてシリコン基板１の主面上に被着形成した後、こ
の薄いシリコン酸化膜上にシリコン窒化膜２を形成する
ことにより、シリコン窒化膜２がシリコン基板１に及ぼ
す応力を緩和するようにすることができる。
実施の形態の応用例と同様に、図３（Ａ）において、膜
厚２０ｎｍ〜４０ｎｍの薄いシリコン酸化膜を応力緩衝
材としてシリコン基板１の主面上に被着形成した後、こ
の薄いシリコン酸化膜上にシリコン窒化膜２を形成する
ことにより、シリコン窒化膜２がシリコン基板１に及ぼ
す応力を緩和するようにすることができる。
【００４３】この応力緩衝材としての薄いシリコン酸化
膜は図３（Ｂ）の工程でエッチングされずに残り、図３
（Ｃ）の工程でＭＯＳＦＥＴ領域Ｂにおいて、この薄い
シリコン酸化膜をエッチング除去してからシリコン基板
に凹部２０が形成される。
膜は図３（Ｂ）の工程でエッチングされずに残り、図３
（Ｃ）の工程でＭＯＳＦＥＴ領域Ｂにおいて、この薄い
シリコン酸化膜をエッチング除去してからシリコン基板
に凹部２０が形成される。
【００４４】
【発明の効果】以上説明したように本発明によれば、厚
ゲート酸化膜形成のためのロコス酸化工程前に犠牲酸化
膜形成のためのロコス酸化を行い、次にこの犠牲酸化膜
を完全に除去してから厚ゲート酸化膜形成のためのロコ
ス酸化工程を行う。
ゲート酸化膜形成のためのロコス酸化工程前に犠牲酸化
膜形成のためのロコス酸化を行い、次にこの犠牲酸化膜
を完全に除去してから厚ゲート酸化膜形成のためのロコ
ス酸化工程を行う。
【００４５】あるいは、厚ゲート酸化膜形成のためのロ
コス酸化工程前に基板表面部分をエッチング除去して凹
部を形成してから厚ゲート酸化膜形成のためのロコス酸
化工程を行う。
コス酸化工程前に基板表面部分をエッチング除去して凹
部を形成してから厚ゲート酸化膜形成のためのロコス酸
化工程を行う。
【００４６】したがって、工程数の増加を最小限にとど
めたまま、シリコン基板−厚ゲート酸化膜界面近傍の結
晶性を確保し、これによりデバイス特性の低下を防ぐこ
とが可能になる。
めたまま、シリコン基板−厚ゲート酸化膜界面近傍の結
晶性を確保し、これによりデバイス特性の低下を防ぐこ
とが可能になる。
【図１】本発明の第１の実施の形態の半導体装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図２】図１の続きの工程を順に示した断面図である。
【図３】本発明の第２の実施の形態の半導体装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図４】図１の続きの工程を順に示した断面図である。
【図５】従来技術の半導体装置の製造方法を工程順に示
した断面図である。
した断面図である。
１ Ｐ- 型シリコン基板１ ２ シリコン窒化膜 ３ 第１のフォトレジスト ４ 第１のシリコン酸化膜 ５ 第２のフォトレジスト ６ 凹部 ８ ロコス酸化による厚いシリコン酸化膜（第２のシ
リコン酸化膜） ８Ａ フィールド酸化膜 ８Ｂ 厚ゲート酸化膜 １１ Ｎ- 型ウエル １２ Ｐ- 型領域 １３ Ｐ+ 型領域 １４ Ｐ+ 型領域 １５ Ｎ+ 型領域 １６ Ｎ- 型領域 １７ Ｎ+ 型領域 １８ Ｎ+ 型領域 １９ Ｐ+ 型領域 ２０ 凹部 ２１ 厚ゲート酸化膜上のゲート電極 ２２ 薄ゲート酸化膜上のゲート電極 ２３ 薄ゲート酸化膜 ３１ Ｐ- 型シリコン基板 ３２ シリコン窒化膜 ３３ Ｎ- 型ウエル ３４ ソース、ドレインとなるＰ型領域 ，３５ ソース、ドレインとなるＰ型領域 ３６ 厚ゲート酸化膜上のゲート電極 ３７ 薄ゲート酸化膜 ３８ ロコス酸化による厚いシリコン酸化膜 ３８Ａ フィールド酸化膜 ３８Ｂ 厚ゲート酸化膜 ３９ 薄ゲート酸化膜上のゲート電極 Ａ 素子分離領域 Ｂ ＭＯＳＦＥＴ領域
リコン酸化膜） ８Ａ フィールド酸化膜 ８Ｂ 厚ゲート酸化膜 １１ Ｎ- 型ウエル １２ Ｐ- 型領域 １３ Ｐ+ 型領域 １４ Ｐ+ 型領域 １５ Ｎ+ 型領域 １６ Ｎ- 型領域 １７ Ｎ+ 型領域 １８ Ｎ+ 型領域 １９ Ｐ+ 型領域 ２０ 凹部 ２１ 厚ゲート酸化膜上のゲート電極 ２２ 薄ゲート酸化膜上のゲート電極 ２３ 薄ゲート酸化膜 ３１ Ｐ- 型シリコン基板 ３２ シリコン窒化膜 ３３ Ｎ- 型ウエル ３４ ソース、ドレインとなるＰ型領域 ，３５ ソース、ドレインとなるＰ型領域 ３６ 厚ゲート酸化膜上のゲート電極 ３７ 薄ゲート酸化膜 ３８ ロコス酸化による厚いシリコン酸化膜 ３８Ａ フィールド酸化膜 ３８Ｂ 厚ゲート酸化膜 ３９ 薄ゲート酸化膜上のゲート電極 Ａ 素子分離領域 Ｂ ＭＯＳＦＥＴ領域
フロントページの続き Ｆターム(参考） 4M108 AA09 AB05 AB14 AB36 AC01 AC14 AC50 AC54 AD13 5F032 AA14 AA18 CA03 CA17 CA24 DA28 DA43 DA74 5F040 DA08 DA19 DB01 DC01 ED09 EF18 EK01 FC02 5F048 AA05 AA07 AC03 BA01 BB16 BC07 BE01 BE03 BE09 BG12 BG13 BH07
Claims (6)
- 【請求項１】 シリコン基板の主面上にシリコン窒化膜
のパターンを形成する工程と、前記シリコン窒化膜のパ
ターンをマスクにして酸化性雰囲気で第１の加熱処理を
することにより第１のシリコン酸化膜を形成する工程
と、前記第１のシリコン酸化膜を除去する工程と、次
に、前記シリコン窒化膜のパターンをマスクにして酸化
性雰囲気で第２の加熱処理をすることにより第２のシリ
コン酸化膜を形成する工程とを有し、前記第２のシリコ
ン酸化膜を絶縁ゲート電界効果トランジスタのゲート絶
縁膜にしたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の加熱処理により素子分離領域
に形成された前記第２のシリコン酸化膜がフィールド酸
化膜であることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項３】 薄いシリコン酸化膜を前記シリコン基板
の主面上に被着形成した後、該薄いシリコン酸化膜上に
前記シリコン窒化膜を形成することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項４】 シリコン基板の主面上にシリコン窒化膜
のパターンを形成する工程と、シリコン窒化膜のパター
ン間に露出するシリコン基板の主面の部分をエッチング
除去して凹部を形成する工程と、前記シリコン窒化膜の
パターンをマスクにして酸化性雰囲気で加熱処理をする
ことによりシリコン酸化膜を形成する工程と、前記凹部
が形成された箇所の前記シリコン酸化膜を絶縁ゲート電
界効果トランジスタのゲート絶縁膜にしたことを特徴と
する半導体装置の製造方法。 - 【請求項５】 前記加熱処理により素子分離領域に形成
された前記シリコン酸化膜がフィールド酸化膜であるこ
とを特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 薄いシリコン酸化膜を前記シリコン基板
の主面上に被着形成した後、該薄いシリコン酸化膜上に
前記シリコン窒化膜を形成することを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068152A JP3439415B2 (ja) | 2000-03-13 | 2000-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068152A JP3439415B2 (ja) | 2000-03-13 | 2000-03-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257345A true JP2001257345A (ja) | 2001-09-21 |
| JP3439415B2 JP3439415B2 (ja) | 2003-08-25 |
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ID=18587250
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000068152A Expired - Fee Related JP3439415B2 (ja) | 2000-03-13 | 2000-03-13 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3439415B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072563A (ja) * | 2003-08-27 | 2005-03-17 | Hynix Semiconductor Inc | 半導体素子のゲート酸化膜形成方法 |
| JP2007227747A (ja) * | 2006-02-24 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2015506578A (ja) * | 2011-12-29 | 2015-03-02 | 無錫華潤上華半導体有限公司 | 半導体装置の製造方法 |
-
2000
- 2000-03-13 JP JP2000068152A patent/JP3439415B2/ja not_active Expired - Fee Related
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| JP2005072563A (ja) * | 2003-08-27 | 2005-03-17 | Hynix Semiconductor Inc | 半導体素子のゲート酸化膜形成方法 |
| JP4741814B2 (ja) * | 2003-08-27 | 2011-08-10 | 株式会社ハイニックスセミコンダクター | 半導体素子のゲート酸化膜形成方法 |
| JP2007227747A (ja) * | 2006-02-24 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2015506578A (ja) * | 2011-12-29 | 2015-03-02 | 無錫華潤上華半導体有限公司 | 半導体装置の製造方法 |
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|---|---|
| JP3439415B2 (ja) | 2003-08-25 |
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