JP2005072563A - 半導体素子のゲート酸化膜形成方法 - Google Patents

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Abstract

【課題】 高電圧用トランジスタに形成される高電圧用ゲート酸化膜と、低電圧用トランジスタに形成される低電圧用ゲート酸化膜との表面段差を最小化することが可能な半導体素子のゲート酸化膜形成方法を提供する。
【解決手段】 低電圧用トランジスタが形成される低電圧領域と、高電圧用トランジスタが形成される高電圧領域とが定義された、半導体基板の上部にパッド酸化膜及びパッド窒化膜を順次形成する段階と、前記高電圧領域が露出するようにすると共に、高電圧領域の半導体基板の所定の領域がリセスされるように前記結果物をパターニングする段階と、前記露出した高電圧領域に第１ゲート酸化膜を形成する段階と、前記第１ゲート酸化膜を除去する段階と、前記第１ゲート酸化膜の除去された高電圧領域に第２ゲート酸化膜を形成する段階と、前記結果物に形成されたパッド窒化膜及びパッド酸化膜を除去すると共に、高電圧領域の第２ゲート酸化膜の所定の深さがリセスされるようにエッチング工程を行う段階と、前記結果物の全面に第３ゲート酸化膜を形成する段階とを含む。
【選択図】 図５

Description

本発明は、半導体素子のゲート酸化膜形成方法に係り、さらに詳しくは、フラッシュメモリ素子の高電圧用トランジスタ及び低電圧用トランジスタそれぞれに形成されるゲート酸化膜形成方法に関する。
フラッシュメモリ素子は、トンネリング(tunneling)によってデータを記憶及び消去するセルトランジスタが備えられたセル領域と、このセルトランジスタの駆動のための周辺回路部とから構成されている。この周辺回路部は、低電圧の印加される低電圧トランジスタが備えられる低電圧領域と、トンネリング時に必要な２０Ｖ程度の高電圧に耐性を有する高電圧トランジスタが備えられる高電圧領域とに分離される。この高電圧トランジスタの場合、高電圧の耐性を持つためには３００Å程度の厚いゲート酸化膜を必要とする。
したがって、高電圧用トランジスタのゲート酸化膜は低電圧用トランジスタのゲート酸化膜より約４倍程度さらに厚く形成されるが、このゲート酸化膜の表面は互いに異なる段差を有し、以後に蒸着される膜質にもゲート酸化膜の表面段差がそのまま伝達される。この発生した段差によって後続の工程を難しくし、素子特性を低下させるという問題点がある。
このため、高電圧用トランジスタのゲート酸化膜と低電圧用トランジスタのゲート酸化膜との表面段差を最小化することが可能な技術が要求されている。
本発明は、かかる問題点を解決するためのもので、その目的は、高電圧用トランジスタに形成される高電圧用ゲート酸化膜と、低電圧用トランジスタに形成される低電圧用ゲート酸化膜との表面段差を最小化することが可能な半導体素子のゲート酸化膜形成方法を提供することにある。
上記目的を達成するための本発明は、低電圧用トランジスタが形成される低電圧領域と、高電圧用トランジスタが形成される高電圧領域とが定義された、半導体基板の上部にパッド酸化膜及びパッド窒化膜を順次形成する段階と、前記高電圧領域が露出するようにすると共に、高電圧領域の半導体基板の所定の領域がリセスされるように前記結果物をパターニングする段階と、前記露出した高電圧領域に第１ゲート酸化膜を形成する段階と、前記第１ゲート酸化膜を除去する段階と、前記第１ゲート酸化膜の除去された高電圧領域に第２ゲート酸化膜を形成する段階と、前記結果物に形成されたパッド窒化膜及びパッド酸化膜を除去すると共に、高電圧領域の第２ゲート酸化膜の所定の深さがリセスされるようにエッチング工程を行う段階と、前記結果物の全面に第３ゲート酸化膜を形成する段階とを含む。
前記第１ゲート酸化膜は１５０〜１０００Å程度の厚さにすることが好ましく、前記パターニング工程によって損傷された半導体基板を補償するために形成する犠牲酸化膜であることが好ましい。
前記第２ゲート酸化膜は１５０〜５００Å程度の厚さにすることが好ましく、前記第３ゲート酸化膜と共に高電圧領域に形成される高電圧用トランジスタのゲート酸化膜になることが好ましい。
本発明は、第１及び第２ゲート酸化膜の形成によるダブルゲート酸化膜形成工程を行うことにより、高電圧領域と低電圧領域及びセル領域に発生する表面段差を最小化して、前記各領域に形成されるゲート酸化膜間は平坦な表面を有するという効果がある。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における膜の厚さなどはより明確な説明を強調するために誇張されたものであり、図面上において、同一の符号で表示された要素は同一の要素を意味する。また、ある膜が他の膜又は半導体基板の「上」にある或いは接触していると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。
図１〜図５は本発明に係る半導体素子のゲート酸化膜形成方法を説明するための断面図である。
図１を参照すると、半導体基板１０の全面上部にパッド酸化膜１２及びパッド窒化膜１４を順次形成する。一方、半導体基板１０は、高電圧領域ＨＶＲと、低電圧領域ＬＶＲ及びセル領域ＣＲ(cell region)とに区分定義されており、各領域に適したトランジスタが選択的に形成できる。次に、高電圧領域ＨＶＲが露出するように、この結果物上にフォトレジストパターンＰＲを形成し、このフォトレジストパターンをエッチングマスクとしてウェットエッチング工程を行うと、半導体基板１０の高電圧領域ＨＶＲ上に形成されたパッド窒化膜１４及びパッド酸化膜１２を順次除去して半導体基板１０の高電圧領域ＨＶＲの表面のみをオープンする。一方、前記半導体基板の表面を露出させるエッチング工程の際、半導体基板の１００〜５００Å程度の厚さも一緒にエッチングしてリセスされる。これは、前記エッチング工程によって発生した高電圧領域ＨＶＲの半導体基板の損傷を除去するためであり、また、高電圧領域ＨＶＲの厚さを低電圧領域ＬＶＲ及びセル領域ＣＲの半導体基板の厚さと同一又はより低くすることが目的である。
図２を参照すると、前記オープンされた高電圧領域ＨＶＲに高電圧用トランジスタの第１ゲート酸化膜１８ａを形成する。この第１ゲート酸化膜１８ａの形成工程は、高電圧領域ＨＶＲのオープンエッチング時に半導体基板に加わった損傷を補償するためであり、以後の工程によって除去される犠牲酸化膜である。第１ゲート酸化膜１８ａは８５０〜１１００℃程度の温度を備えた酸化工程によって１５０〜１０００Å程度の厚さにする。
図３を参照すると、高電圧領域ＨＶＲに形成された第１ゲート酸化膜１８ａを除去する。
図４を参照すると、第１ゲート酸化膜１８ａの除去された高電圧領域ＨＶＲに高電圧用トランジスタの第２ゲート酸化膜１８ｂを形成する。第２ゲート酸化膜１８ｂは、高電圧用トランジスタのゲート酸化膜として用いられるゲート酸化膜であって、セル領域ＣＲ及び低電圧領域ＬＶＲに形成されたパッド酸化膜１２の厚さを考慮して形成する。この第２ゲート酸化膜１８ｂは８５０〜１１００℃程度の温度を備えた酸化工程によって１５０〜５００Å程度の厚さにする。
図５を参照すると、前記結果物の低電圧領域ＬＶＲ及びセル領域ＣＲに形成されたパッド酸化膜１２及びパッド窒化膜１４を全て除去する工程を行う。この際、前記パッド酸化膜及びパッド窒化膜の除去工程時に高電圧領域ＨＶＲに形成された第２ゲート酸化膜１８ｂの所定の高さを除去する。従って、第２ゲート酸化膜１８ｂの所定の高さが除去された高電圧領域ＨＶＲの半導体基板と、パッド酸化膜及びパッド窒化膜が除去された低電圧領域ＬＶＲ及びセル領域ＣＲの半導体基板との表面段差は緩和できる。次に、前記除去工程済みの結果物の全面に所定の厚さの第３ゲート酸化膜１８ｃを形成することにより、表面段差の最小化された高電圧領域ＨＶＲと低電圧領域ＬＶＲ及びセル領域ＣＲ間に平坦な表面を有するゲート酸化膜を形成することができる。
また、高電圧領域には所定の深さエッチングされた第２ゲート酸化膜１８ｂと第３ゲート酸化膜１８ｃが高電圧用トランジスタのゲート酸化膜になり、低電圧領域には第３ゲート酸化膜１８ｃのみが低電圧用トランジスタのゲート酸化膜になる。
本発明の第１及び第２ゲート酸化膜の形成によるダブルゲート酸化膜形成工程によって、高電圧領域のパッド酸化膜及びパッド窒化膜のエッチング工程時に発生する半導体基板の損傷を補償し、高電圧領域と低電圧領域及びセル領域とに発生する表面段差を最小化し、前記各領域に形成されるゲート酸化膜間は平坦な表面を有する。
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形又は変更が可能なのは本発明の属する分野で通常の知識を有する者には明らかなことであり、そのような変形又は変更は本発明の特許請求の範囲に属する。
本発明に係る半導体素子のゲート酸化膜形成方法を説明するために示した断面図である。 本発明に係る半導体素子のゲート酸化膜形成方法を説明するために示した断面図である。 本発明に係る半導体素子のゲート酸化膜形成方法を説明するために示した断面図である。 本発明に係る半導体素子のゲート酸化膜形成方法を説明するために示した断面図である。 本発明に係る半導体素子のゲート酸化膜形成方法を説明するために示した断面図である。
符号の説明
１０ 半導体基板
１２ パッド酸化膜
１４ パッド窒化膜
１８ａ 第１ゲート酸化膜
１８ｂ 第２ゲート酸化膜
１８ｃ 第３ゲート酸化膜

Claims (5)

  1. 低電圧用トランジスタが形成される低電圧領域と、高電圧用トランジスタが形成される高電圧領域とが定義された、半導体基板上にパッド酸化膜及びパッド窒化膜を順次形成する段階と、
    前記高電圧領域が露出するようにすると共に、高電圧領域の半導体基板の所定の領域がリセスされるように前記結果物をパターニングする段階と、
    前記露出した高電圧領域に第１ゲート酸化膜を形成する段階と、
    前記第１ゲート酸化膜を除去する段階と、
    前記第１ゲート酸化膜の除去された高電圧領域に第２ゲート酸化膜を形成する段階と、
    前記結果物に形成されたパッド窒化膜及びパッド酸化膜を除去すると共に、高電圧領域の第２ゲート酸化膜の所定の深さがリセスされるようにエッチング工程を行う段階と、
    前記結果物の全面に第３ゲート酸化膜を形成する段階とを含む半導体素子のゲート酸化膜形成方法。
  2. 前記第１ゲート酸化膜は１５０〜１０００Å程度の厚さにすることを特徴とする請求項１記載の半導体素子のゲート酸化膜形成方法。
  3. 前記第１ゲート酸化膜は、前記パターニング工程によって損傷された半導体基板を補償するために形成する犠牲酸化膜であることを特徴とする請求項１記載の半導体素子のゲート酸化膜形成方法。
  4. 前記第２ゲート酸化膜は１５０〜５００Å程度の厚さにすることを特徴とする請求項１記載の半導体素子のゲート酸化膜形成方法。
  5. 前記第２ゲート酸化膜は、前記第３ゲート酸化膜と共に高電圧領域に形成される高電圧用トランジスタのゲート酸化膜になることを特徴とする請求項１記載の半導体素子のゲート酸化膜形成方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077405A (ja) * 2009-09-30 2011-04-14 Toshiba Corp 半導体装置及びその製造方法
KR20190115644A (ko) * 2018-04-03 2019-10-14 삼성전자주식회사 3차원 반도체 메모리 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012970A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置およびその製造方法
US7205201B2 (en) * 2004-08-09 2007-04-17 System General Corp. CMOS compatible process with different-voltage devices
JP2009016706A (ja) * 2007-07-09 2009-01-22 Sony Corp 半導体装置およびその製造方法
JP2009043897A (ja) * 2007-08-08 2009-02-26 Toshiba Corp 半導体装置およびその製造方法
US8492228B1 (en) 2012-07-12 2013-07-23 International Business Machines Corporation Field effect transistor devices having thick gate dielectric layers and thin gate dielectric layers
US8921924B2 (en) 2013-03-20 2014-12-30 Kabushiki Kaisha Toshiba Semiconductor memory device
US9786563B2 (en) 2015-11-23 2017-10-10 International Business Machines Corporation Fin pitch scaling for high voltage devices and low voltage devices on the same wafer
US10741569B2 (en) 2017-06-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203285A (ja) * 1999-12-24 2001-07-27 Samsung Electronics Co Ltd 半導体素子及びその製造方法
JP2001257345A (ja) * 2000-03-13 2001-09-21 Nec Corp 半導体装置の製造方法
JP2004111917A (ja) * 2002-07-23 2004-04-08 Toshiba Corp 半導体装置及びその製造方法、不揮発性半導体記憶装置及びその製造方法、並びに不揮発性半導体記憶装置を備える電子装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349164A (ja) * 1999-06-08 2000-12-15 Nec Corp 素子分離絶縁膜を有する半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203285A (ja) * 1999-12-24 2001-07-27 Samsung Electronics Co Ltd 半導体素子及びその製造方法
JP2001257345A (ja) * 2000-03-13 2001-09-21 Nec Corp 半導体装置の製造方法
JP2004111917A (ja) * 2002-07-23 2004-04-08 Toshiba Corp 半導体装置及びその製造方法、不揮発性半導体記憶装置及びその製造方法、並びに不揮発性半導体記憶装置を備える電子装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077405A (ja) * 2009-09-30 2011-04-14 Toshiba Corp 半導体装置及びその製造方法
KR20190115644A (ko) * 2018-04-03 2019-10-14 삼성전자주식회사 3차원 반도체 메모리 장치
KR102612021B1 (ko) 2018-04-03 2023-12-11 삼성전자주식회사 3차원 반도체 메모리 장치

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