JP2001203285A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
- Publication number
- JP2001203285A JP2001203285A JP2000385231A JP2000385231A JP2001203285A JP 2001203285 A JP2001203285 A JP 2001203285A JP 2000385231 A JP2000385231 A JP 2000385231A JP 2000385231 A JP2000385231 A JP 2000385231A JP 2001203285 A JP2001203285 A JP 2001203285A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- film
- insulating film
- gate insulating
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 121
- 238000000034 method Methods 0.000 title claims abstract description 68
- 238000002955 isolation Methods 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims description 63
- 239000011229 interlayer Substances 0.000 claims description 44
- 238000004519 manufacturing process Methods 0.000 claims description 44
- 239000012212 insulator Substances 0.000 claims description 42
- 239000010410 layer Substances 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 33
- 238000005498 polishing Methods 0.000 claims description 28
- 150000004767 nitrides Chemical class 0.000 claims description 25
- 238000007667 floating Methods 0.000 claims description 22
- 239000000126 substance Substances 0.000 claims description 20
- 238000000059 patterning Methods 0.000 claims description 15
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000007517 polishing process Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 description 486
- 229920002120 photoresistant polymer Polymers 0.000 description 36
- 238000007796 conventional method Methods 0.000 description 12
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229960002050 hydrofluoric acid Drugs 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- -1 phospho Chemical class 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 多重ゲート絶縁膜を有する半導体素子及びそ
の製造方法を提供する。 【解決手段】 半導体素子は主表面を有する半導体基板
３０１の所定領域に形成された素子分離領域３０７と、
素子分離領域３０７により限定された少なくとも一つの
第１活性領域１ａ及び少なくとも一つの第２活性領域１
ｂと、第１活性領域１ａの表面に形成された第１ゲート
絶縁膜３０５ａと、第２活性領域１ｂの表面に形成され
て第１ゲート絶縁膜３０５ａより薄い厚みを有する第２
ゲート絶縁膜３０５ｂと、素子分離領域３０７を充填し
て第１及び第２ゲート絶縁膜３０５ａ及び３０５ｂの側
壁の全体を覆う素子分離膜３０９とを備える。
の製造方法を提供する。 【解決手段】 半導体素子は主表面を有する半導体基板
３０１の所定領域に形成された素子分離領域３０７と、
素子分離領域３０７により限定された少なくとも一つの
第１活性領域１ａ及び少なくとも一つの第２活性領域１
ｂと、第１活性領域１ａの表面に形成された第１ゲート
絶縁膜３０５ａと、第２活性領域１ｂの表面に形成され
て第１ゲート絶縁膜３０５ａより薄い厚みを有する第２
ゲート絶縁膜３０５ｂと、素子分離領域３０７を充填し
て第１及び第２ゲート絶縁膜３０５ａ及び３０５ｂの側
壁の全体を覆う素子分離膜３０９とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子及びそ
の製造方法に関するものであり、特に多重ゲート絶縁膜
を有する半導体素子及びその製造方法に関するものであ
る。
の製造方法に関するものであり、特に多重ゲート絶縁膜
を有する半導体素子及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体メモリ素子又は半導体論理素子
（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌｏｇｉｃ ｄｅｖｉ
ｃｅ）はＭＯＳトランジスタで構成された集積回路で具
現される。一般に、一つの半導体素子内の全てのＭＯＳ
トランジスタは同一な厚みで形成されたゲート絶縁膜を
有する。しかし、フラッシュメモリ素子、ＥＰＲＯＭ素
子又はＥＥＰＲＯＭ素子のような不揮発性メモリ素子は
読み出しモードで動作する低電圧ＭＯＳトランジスタと
プログラム及び消去モードで動作する高電圧ＭＯＳトラ
ンジスタを必要とする。従って、不揮発性メモリ素子チ
ップ内に少なくとも２種類のＭＯＳトランジスタ、即ち
低電圧ＭＯＳトランジスタ及び高電圧ＭＯＳトランジス
タを形成しなければならない。
（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌｏｇｉｃ ｄｅｖｉ
ｃｅ）はＭＯＳトランジスタで構成された集積回路で具
現される。一般に、一つの半導体素子内の全てのＭＯＳ
トランジスタは同一な厚みで形成されたゲート絶縁膜を
有する。しかし、フラッシュメモリ素子、ＥＰＲＯＭ素
子又はＥＥＰＲＯＭ素子のような不揮発性メモリ素子は
読み出しモードで動作する低電圧ＭＯＳトランジスタと
プログラム及び消去モードで動作する高電圧ＭＯＳトラ
ンジスタを必要とする。従って、不揮発性メモリ素子チ
ップ内に少なくとも２種類のＭＯＳトランジスタ、即ち
低電圧ＭＯＳトランジスタ及び高電圧ＭＯＳトランジス
タを形成しなければならない。
【０００３】高電圧ＭＯＳトランジスタは、低電圧ＭＯ
Ｓトランジスタに比べて高電圧により駆動される。従っ
て、高電圧ＭＯＳトランジスタは低電圧ＭＯＳトランジ
スタと相違に設計されなければならない。例えば、高電
圧ＭＯＳトランジスタのゲート絶縁膜は低電圧ＭＯＳト
ランジスタのゲート絶縁膜より厚膜に形成しなければな
らない。これにより、不揮発性メモリ素子のような半導
体メモリ素子を製造するためには少なくとも２種類の厚
さを有するゲート絶縁膜、即ち多重ゲート絶縁膜（ｍｕ
ｌｔｉ−ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅ
ｒ）が要求される。
Ｓトランジスタに比べて高電圧により駆動される。従っ
て、高電圧ＭＯＳトランジスタは低電圧ＭＯＳトランジ
スタと相違に設計されなければならない。例えば、高電
圧ＭＯＳトランジスタのゲート絶縁膜は低電圧ＭＯＳト
ランジスタのゲート絶縁膜より厚膜に形成しなければな
らない。これにより、不揮発性メモリ素子のような半導
体メモリ素子を製造するためには少なくとも２種類の厚
さを有するゲート絶縁膜、即ち多重ゲート絶縁膜（ｍｕ
ｌｔｉ−ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅ
ｒ）が要求される。
【０００４】米国特許第５、７２３、３５５号は、高電
圧トランジスタ、論理トランジスタ及びセルトランジス
タを有するエンベデッド不揮発性メモリ素子の製造方法
を開示している。この方法は、半導体基板の全面にセル
トランジスタ用トンネル酸化膜及び浮遊ゲート用ポリシ
リコン膜を順次に形成する段階と、ポリシリコン膜及び
トンネル酸化膜を連続的にパターニングして高電圧トラ
ンジスタ領域の半導体基板及び論理トランジスタ領域の
半導体基板を露出させる段階と、露出された半導体基板
表面に高電圧トランジスタ用ゲート酸化膜を形成する段
階と、高電圧トランジスタ用ゲート酸化膜をパターニン
グして論理トランジスタ領域の半導体基板を露出させる
段階と、露出された半導体基板表面に論理トランジスタ
用ゲート酸化膜を形成する段階とを含む。
圧トランジスタ、論理トランジスタ及びセルトランジス
タを有するエンベデッド不揮発性メモリ素子の製造方法
を開示している。この方法は、半導体基板の全面にセル
トランジスタ用トンネル酸化膜及び浮遊ゲート用ポリシ
リコン膜を順次に形成する段階と、ポリシリコン膜及び
トンネル酸化膜を連続的にパターニングして高電圧トラ
ンジスタ領域の半導体基板及び論理トランジスタ領域の
半導体基板を露出させる段階と、露出された半導体基板
表面に高電圧トランジスタ用ゲート酸化膜を形成する段
階と、高電圧トランジスタ用ゲート酸化膜をパターニン
グして論理トランジスタ領域の半導体基板を露出させる
段階と、露出された半導体基板表面に論理トランジスタ
用ゲート酸化膜を形成する段階とを含む。
【０００５】米国特許第５、７２３、３５５号による
と、セルトランジスタ領域に形成されるトンネル酸化膜
がフォトレジストパターンと接触されることが防止でき
る。従って、セルトランジスタのトンネル酸化膜がフォ
トレジストパターンに起因して汚染される現象を避けら
れる。しかし、論理トランジスタ領域を露出させるため
に高電圧トランジスタ用ゲート酸化膜をパターニングす
る間高電圧トランジスタ用ゲート酸化膜はフォトレジス
トパターンと接触される。従って、高電圧トランジスタ
用ゲート酸化膜がフォトレジストパターンにより汚染さ
れる現象を避けにくい。結果的に、高電圧トランジスタ
の信頼性を改善しにくい。
と、セルトランジスタ領域に形成されるトンネル酸化膜
がフォトレジストパターンと接触されることが防止でき
る。従って、セルトランジスタのトンネル酸化膜がフォ
トレジストパターンに起因して汚染される現象を避けら
れる。しかし、論理トランジスタ領域を露出させるため
に高電圧トランジスタ用ゲート酸化膜をパターニングす
る間高電圧トランジスタ用ゲート酸化膜はフォトレジス
トパターンと接触される。従って、高電圧トランジスタ
用ゲート酸化膜がフォトレジストパターンにより汚染さ
れる現象を避けにくい。結果的に、高電圧トランジスタ
の信頼性を改善しにくい。
【０００６】一方、図１は、一般的な多重ゲート絶縁膜
を有するメモリ素子の一部分を示した平面図である。こ
こで、参照符号“ａ”及び“ｂ”で表示した部分は各々
周辺回路領域の高電圧トランジスタ領域及びセルアレイ
領域を示す。セルアレイ領域ｂは周辺回路領域の低電圧
トランジスタ領域に該当することもできる。図１を参照
すると、高電圧トランジスタ領域ａ及びセルアレイ領域
ｂに各々少なくとも一つの第１活性領域１ａ及び少なく
とも一つの第２活性領域１ｂが位置する。第１ゲートパ
ターンＧＰは第１活性領域１ａを横切る。第１ゲートパ
ターンＧＰ１及び第１活性領域１ａの間には第１ゲート
絶縁膜が介在される。第１ゲートパターンＧＰ１は順次
に積層された第１ゲート電極、第１ゲート層間絶縁膜及
び第１ダミーゲート電極で構成される。
を有するメモリ素子の一部分を示した平面図である。こ
こで、参照符号“ａ”及び“ｂ”で表示した部分は各々
周辺回路領域の高電圧トランジスタ領域及びセルアレイ
領域を示す。セルアレイ領域ｂは周辺回路領域の低電圧
トランジスタ領域に該当することもできる。図１を参照
すると、高電圧トランジスタ領域ａ及びセルアレイ領域
ｂに各々少なくとも一つの第１活性領域１ａ及び少なく
とも一つの第２活性領域１ｂが位置する。第１ゲートパ
ターンＧＰは第１活性領域１ａを横切る。第１ゲートパ
ターンＧＰ１及び第１活性領域１ａの間には第１ゲート
絶縁膜が介在される。第１ゲートパターンＧＰ１は順次
に積層された第１ゲート電極、第１ゲート層間絶縁膜及
び第１ダミーゲート電極で構成される。
【０００７】又、第２ゲートパターンＧＰ２は第２活性
領域１ｂを横切る。第２ゲートパターンＧＰ２は順次に
積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜及び
制御ゲート電極ＣＧで構成される。浮遊ゲートＦＧ及び
第２活性領域１ｂの間には第２ゲート絶縁膜、即ちトン
ネル酸化膜が介在される。第２ゲート絶縁膜は第１ゲー
ト絶縁膜より薄い。浮遊ゲートＦＧは図１に示すよう
に、制御ゲート電極ＣＧ及び第２活性領域１ｂの間に介
在される。従って、浮遊ゲートＦＧを形成するためには
２回のパターニング工程が要求される。より詳しく説明
すると、浮遊ゲートＦＧは第２活性領域１ｂ周辺の素子
分離領域を露出させる浮遊ゲート隔離パターン３が描か
れたフォトマスクにより１次にパターニングされ、制御
ゲート電極ＣＧが描かれたフォトマスクにより２次にパ
ターニングされる。セルアレイ領域ｂが周辺回路領域の
低電圧トランジスタ領域に該当する場合に、第２ゲート
パターンＧＰ２は順次に積層された第２ゲート電極、第
２ゲート層間絶縁膜及び第２ダミーゲート電極で構成さ
れる。この際、第２ゲート電極は第２ダミーゲート電極
と重畳される。
領域１ｂを横切る。第２ゲートパターンＧＰ２は順次に
積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜及び
制御ゲート電極ＣＧで構成される。浮遊ゲートＦＧ及び
第２活性領域１ｂの間には第２ゲート絶縁膜、即ちトン
ネル酸化膜が介在される。第２ゲート絶縁膜は第１ゲー
ト絶縁膜より薄い。浮遊ゲートＦＧは図１に示すよう
に、制御ゲート電極ＣＧ及び第２活性領域１ｂの間に介
在される。従って、浮遊ゲートＦＧを形成するためには
２回のパターニング工程が要求される。より詳しく説明
すると、浮遊ゲートＦＧは第２活性領域１ｂ周辺の素子
分離領域を露出させる浮遊ゲート隔離パターン３が描か
れたフォトマスクにより１次にパターニングされ、制御
ゲート電極ＣＧが描かれたフォトマスクにより２次にパ
ターニングされる。セルアレイ領域ｂが周辺回路領域の
低電圧トランジスタ領域に該当する場合に、第２ゲート
パターンＧＰ２は順次に積層された第２ゲート電極、第
２ゲート層間絶縁膜及び第２ダミーゲート電極で構成さ
れる。この際、第２ゲート電極は第２ダミーゲート電極
と重畳される。
【０００８】
【発明が解決しようとする課題】図２乃至図１２は、自
己整列トレンチ素子分離技術（ｓｅｌｆ−ａｌｉｇｎｅ
ｄ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｔｅｃｈｎｏ
ｌｏｇｙ）を使用する従来の半導体素子の製造方法を説
明するための断面図である。各図において、参照符号
“ａ”及び“ｂ”で表示した部分は図１の高電圧トラン
ジスタ領域ａ及びセルアレイ領域ｂに該当する。
己整列トレンチ素子分離技術（ｓｅｌｆ−ａｌｉｇｎｅ
ｄ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｔｅｃｈｎｏ
ｌｏｇｙ）を使用する従来の半導体素子の製造方法を説
明するための断面図である。各図において、参照符号
“ａ”及び“ｂ”で表示した部分は図１の高電圧トラン
ジスタ領域ａ及びセルアレイ領域ｂに該当する。
【０００９】図２を参照すると、半導体基板１１全面に
第１ゲート絶縁膜１３、即ち高電圧トランジスタ用ゲー
ト絶縁膜を形成する。第１ゲート絶縁膜１３は半導体基
板１１、例えばシリコン基板を熱酸化させて形成する。
第１ゲート絶縁膜１３は１５ボルト乃至２０ボルトのプ
ログラム電圧及び消去電圧に耐えられる高電圧トランジ
スタに適しているように３００Å以上の厚膜に形成す
る。
第１ゲート絶縁膜１３、即ち高電圧トランジスタ用ゲー
ト絶縁膜を形成する。第１ゲート絶縁膜１３は半導体基
板１１、例えばシリコン基板を熱酸化させて形成する。
第１ゲート絶縁膜１３は１５ボルト乃至２０ボルトのプ
ログラム電圧及び消去電圧に耐えられる高電圧トランジ
スタに適しているように３００Å以上の厚膜に形成す
る。
【００１０】第１ゲート絶縁膜１３上に高電圧トランジ
スタ領域ａを覆う第１フォトレジストパターン１５を形
成する。第１フォトレジストパターン１５をエッチング
マスクとして使用して第１ゲート絶縁膜１３を湿式エッ
チングしてセルアレイ領域ｂの半導体基板１１を露出さ
せる。図３を参照すると、第１フォトレジストパターン
を除去する。第１フォトレジストパターンが除去された
結果物を熱酸化させて露出されたセルアレイ領域ｂの半
導体基板１１表面に第１ゲート絶縁膜１５より薄い第２
ゲート絶縁膜１７、即ちセルトランジスタのトンネル酸
化膜を形成する。第２ゲート絶縁膜１７は８０Å程度の
薄膜に形成する。この際、第１ゲート絶縁膜１３及び第
２ゲート絶縁膜１７の間に表面段差（ｓｔｅｐ ｄｉｆ
ｆｅｒｅｎｃｅ）Ｔが発生する。表面段差Ｔは少なくと
も第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の間
の厚さ差に該当する値を示す。
スタ領域ａを覆う第１フォトレジストパターン１５を形
成する。第１フォトレジストパターン１５をエッチング
マスクとして使用して第１ゲート絶縁膜１３を湿式エッ
チングしてセルアレイ領域ｂの半導体基板１１を露出さ
せる。図３を参照すると、第１フォトレジストパターン
を除去する。第１フォトレジストパターンが除去された
結果物を熱酸化させて露出されたセルアレイ領域ｂの半
導体基板１１表面に第１ゲート絶縁膜１５より薄い第２
ゲート絶縁膜１７、即ちセルトランジスタのトンネル酸
化膜を形成する。第２ゲート絶縁膜１７は８０Å程度の
薄膜に形成する。この際、第１ゲート絶縁膜１３及び第
２ゲート絶縁膜１７の間に表面段差（ｓｔｅｐ ｄｉｆ
ｆｅｒｅｎｃｅ）Ｔが発生する。表面段差Ｔは少なくと
も第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の間
の厚さ差に該当する値を示す。
【００１１】第１及び第２ゲート絶縁膜１３、１７が形
成された結果物全面に第１導電膜１９及び化学機械的研
磨阻止膜２１を順次に形成する。第１導電膜１９はドー
ピングされたポリシリコン膜に形成し、化学機械的研磨
阻止膜２１はシリコン窒化膜に形成する。図４を参照す
ると、化学機械的研磨阻止膜２１及び第１導電膜１９を
連続的にパターニングして高電圧トランジスタ領域ａ及
びセルアレイ領域ｂに各々第１パッドパターン及び第２
パッドパターンを形成する。第１パッドパターンは高電
圧トランジスタ領域ａの所定領域上に順次に積層された
第１導電膜パターン１９ａ及び化学機械的研磨阻止膜パ
ターン２１ａで構成される。これと同様に、第２パッド
パターンはセルアレイ領域ｂの所定領域上に順次に積層
された第１導電膜パターン１９ｂ及び化学機械的研磨阻
止膜パターン２１ｂで構成される。
成された結果物全面に第１導電膜１９及び化学機械的研
磨阻止膜２１を順次に形成する。第１導電膜１９はドー
ピングされたポリシリコン膜に形成し、化学機械的研磨
阻止膜２１はシリコン窒化膜に形成する。図４を参照す
ると、化学機械的研磨阻止膜２１及び第１導電膜１９を
連続的にパターニングして高電圧トランジスタ領域ａ及
びセルアレイ領域ｂに各々第１パッドパターン及び第２
パッドパターンを形成する。第１パッドパターンは高電
圧トランジスタ領域ａの所定領域上に順次に積層された
第１導電膜パターン１９ａ及び化学機械的研磨阻止膜パ
ターン２１ａで構成される。これと同様に、第２パッド
パターンはセルアレイ領域ｂの所定領域上に順次に積層
された第１導電膜パターン１９ｂ及び化学機械的研磨阻
止膜パターン２１ｂで構成される。
【００１２】第１及び第２パッドパターンをエッチング
マスクとして使用してゲート絶縁膜１３、１７をエッチ
ングして半導体基板１１を露出させる。続けて、露出さ
れた半導体基板１１を乾式エッチングして高電圧トラン
ジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一
つの第１活性領域１ａ及び少なくとも一つの第２活性領
域１ｂを限定するトレンチ領域２３を形成する。この
際、トレンチ領域２３の側壁は一般的に図４に示すよう
に、傾斜したプロファイルを示す。これは、乾式エッチ
ング工程を実施する間、エッチングされた領域の側壁に
ポリマ−等が吸着されるためである。このような現象は
トレンチ領域２３のアスペクト比率が高いほどさらに酷
く現れる。
マスクとして使用してゲート絶縁膜１３、１７をエッチ
ングして半導体基板１１を露出させる。続けて、露出さ
れた半導体基板１１を乾式エッチングして高電圧トラン
ジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一
つの第１活性領域１ａ及び少なくとも一つの第２活性領
域１ｂを限定するトレンチ領域２３を形成する。この
際、トレンチ領域２３の側壁は一般的に図４に示すよう
に、傾斜したプロファイルを示す。これは、乾式エッチ
ング工程を実施する間、エッチングされた領域の側壁に
ポリマ−等が吸着されるためである。このような現象は
トレンチ領域２３のアスペクト比率が高いほどさらに酷
く現れる。
【００１３】トレンチ領域２３が形成された結果物を熱
酸化させてトレンチ領域２３の側壁及び底に熱酸化膜２
５ａを形成する。この際、第１導電膜パターン１９ａ、
１９ｂの側壁にも熱酸化膜２５ｂが形成される。熱酸化
膜２５ａはトレンチ領域２３を形成する間半導体基板１
１に加えられたエッチング損傷を治癒するために形成す
ることである。
酸化させてトレンチ領域２３の側壁及び底に熱酸化膜２
５ａを形成する。この際、第１導電膜パターン１９ａ、
１９ｂの側壁にも熱酸化膜２５ｂが形成される。熱酸化
膜２５ａはトレンチ領域２３を形成する間半導体基板１
１に加えられたエッチング損傷を治癒するために形成す
ることである。
【００１４】図５を参照すると、トレンチ領域２３及び
熱酸化膜２５ａ、２５ｂが形成された結果物全面にトレ
ンチ領域２３を充填する絶縁体膜を形成する。絶縁体膜
としては高密度プラズマ酸化膜が広く使用される。高密
度プラズマ工程は反復的に実施される蒸着工程及びエッ
チング工程によりなる。従って、高密度プラズマ工程は
優秀なギャップ充填特性（ｇａｐ ｆｉｌｌｉｎｇ ｃ
ｈａｒａｃｔｅｒｉｓｔｉｃ）を示す。
熱酸化膜２５ａ、２５ｂが形成された結果物全面にトレ
ンチ領域２３を充填する絶縁体膜を形成する。絶縁体膜
としては高密度プラズマ酸化膜が広く使用される。高密
度プラズマ工程は反復的に実施される蒸着工程及びエッ
チング工程によりなる。従って、高密度プラズマ工程は
優秀なギャップ充填特性（ｇａｐ ｆｉｌｌｉｎｇ ｃ
ｈａｒａｃｔｅｒｉｓｔｉｃ）を示す。
【００１５】化学機械的研磨阻止膜パターン２１ａ、２
１ｂが露出されるまで絶縁体膜を、化学機械的研磨工程
を使用して平坦化させてトレンチ領域２３内に絶縁体膜
パターン２７を形成する。この際、高電圧トランジスタ
領域ａに形成された化学機械的研磨阻止膜パターン２１
ａはセルアレイ領域ｂに形成された化学機械的研磨阻止
膜パターン２１ｂに比べてさらに研磨される。これは、
図３で説明したように、第１ゲート絶縁膜１３及び第２
ゲート絶縁膜１７の表面段差Ｔに起因するためである。
従って、高電圧トランジスタ領域ａに残存する化学機械
的研磨阻止膜パターン２１ａ’はセルアレイ領域ｂに残
存する化学機械的研磨阻止膜パターン２１ｂに比べて薄
膜を有する。結果的に、絶縁体膜パターン２７の表面か
ら第１ゲート絶縁膜１３の表面までの第１深さＴ１は絶
縁体膜パターン２７の表面から第２ゲート絶縁膜１７の
表面までの第２深さＴ２より浅い。
１ｂが露出されるまで絶縁体膜を、化学機械的研磨工程
を使用して平坦化させてトレンチ領域２３内に絶縁体膜
パターン２７を形成する。この際、高電圧トランジスタ
領域ａに形成された化学機械的研磨阻止膜パターン２１
ａはセルアレイ領域ｂに形成された化学機械的研磨阻止
膜パターン２１ｂに比べてさらに研磨される。これは、
図３で説明したように、第１ゲート絶縁膜１３及び第２
ゲート絶縁膜１７の表面段差Ｔに起因するためである。
従って、高電圧トランジスタ領域ａに残存する化学機械
的研磨阻止膜パターン２１ａ’はセルアレイ領域ｂに残
存する化学機械的研磨阻止膜パターン２１ｂに比べて薄
膜を有する。結果的に、絶縁体膜パターン２７の表面か
ら第１ゲート絶縁膜１３の表面までの第１深さＴ１は絶
縁体膜パターン２７の表面から第２ゲート絶縁膜１７の
表面までの第２深さＴ２より浅い。
【００１６】一方、化学機械的研磨阻止膜パターン２１
ａ’、２１ｂの側壁は図５に示されたように傾斜したプ
ロファイルを示す。これは、絶縁体膜が高密度プラズマ
酸化膜で形成される場合に、化学機械的研磨阻止膜パタ
ーン２１ａ’、２１ｂの上部コ−ナ−がエッチングされ
るためである。図６を参照すると、化学機械的研磨阻止
膜パターン２１ａ’、２１ｂを除去した後、絶縁体膜パ
ターン２７をリセスさせて素子分離膜２７ａ又は２７ｂ
を形成する。この際、絶縁体膜パターン２７をリセスさ
せる工程は非常に精密に調節されなければならない。詳
しくは、第１ゲート絶縁膜１３の上部表面より高表面を
有する第１素子分離膜２７ａを形成すると、後続工程で
セルアレイ領域ｂに形成される浮遊ゲートの間にストリ
ンガ（ｓｔｒｉｎｇｅｒ）が形成される問題点を誘発さ
せる。又、第１ゲート絶縁膜１３の上部表面より低表面
を有する第２素子分離膜２７ｂを形成すると、後続工程
で形成される高電圧トランジスタのゲート電極と第１活
性領域１ａとの絶縁破壊特性（ｄｉｅｌｅｃｔｒｉｃ
ｂｒｅａｋｄｏｗｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）
が劣化される問題点を誘発させる。特に、第２素子分離
膜２７ｂの表面２７”が第２ゲート絶縁膜１７の上部表
面と同一な高さを有する場合に、浮遊ゲートの間のスト
リンガは完全に除去できるが、高電圧トランジスタのゲ
ート絶縁膜特性が顕著に劣化される。
ａ’、２１ｂの側壁は図５に示されたように傾斜したプ
ロファイルを示す。これは、絶縁体膜が高密度プラズマ
酸化膜で形成される場合に、化学機械的研磨阻止膜パタ
ーン２１ａ’、２１ｂの上部コ−ナ−がエッチングされ
るためである。図６を参照すると、化学機械的研磨阻止
膜パターン２１ａ’、２１ｂを除去した後、絶縁体膜パ
ターン２７をリセスさせて素子分離膜２７ａ又は２７ｂ
を形成する。この際、絶縁体膜パターン２７をリセスさ
せる工程は非常に精密に調節されなければならない。詳
しくは、第１ゲート絶縁膜１３の上部表面より高表面を
有する第１素子分離膜２７ａを形成すると、後続工程で
セルアレイ領域ｂに形成される浮遊ゲートの間にストリ
ンガ（ｓｔｒｉｎｇｅｒ）が形成される問題点を誘発さ
せる。又、第１ゲート絶縁膜１３の上部表面より低表面
を有する第２素子分離膜２７ｂを形成すると、後続工程
で形成される高電圧トランジスタのゲート電極と第１活
性領域１ａとの絶縁破壊特性（ｄｉｅｌｅｃｔｒｉｃ
ｂｒｅａｋｄｏｗｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）
が劣化される問題点を誘発させる。特に、第２素子分離
膜２７ｂの表面２７”が第２ゲート絶縁膜１７の上部表
面と同一な高さを有する場合に、浮遊ゲートの間のスト
リンガは完全に除去できるが、高電圧トランジスタのゲ
ート絶縁膜特性が顕著に劣化される。
【００１７】図７、図８、図９（Ａ）及び図９（Ｂ）は
第１素子分離膜２７Ａの表面（図６の２７’）が第１ゲ
ート絶縁膜１３の上部表面と同一な高さを有する場合
に、従来技術の問題点を説明するための断面図である。
ここで、図９（Ａ）及び図９（Ｂ）は各々図１のＩ−Ｉ
及びII−IIによる断面図である。図７を参照すると、第
１素子分離膜２７ａが形成された結果物全面に第２導電
膜２９を形成する。第２導電膜２９上に高電圧トランジ
スタ領域ａの全面及びセルアレイ領域ｂの第２活性領域
１ｂを覆う第２フォトレジストパターン３１を形成す
る。
第１素子分離膜２７Ａの表面（図６の２７’）が第１ゲ
ート絶縁膜１３の上部表面と同一な高さを有する場合
に、従来技術の問題点を説明するための断面図である。
ここで、図９（Ａ）及び図９（Ｂ）は各々図１のＩ−Ｉ
及びII−IIによる断面図である。図７を参照すると、第
１素子分離膜２７ａが形成された結果物全面に第２導電
膜２９を形成する。第２導電膜２９上に高電圧トランジ
スタ領域ａの全面及びセルアレイ領域ｂの第２活性領域
１ｂを覆う第２フォトレジストパターン３１を形成す
る。
【００１８】図８を参照すると、第２フォトレジストパ
ターン３１をエッチングマスクとして使用して第２導電
膜２９をエッチングしてセルアレイ領域ｂの第１素子分
離膜２７ａを露出させる第２導電膜パターンを形成す
る。第２導電膜パターンは高電圧トランジスタ領域ａの
全面を覆う第２導電膜パターン２９ａとセルアレイ領域
ｂの第２活性領域１ｂを覆う第２導電膜パターン２９ｂ
とで構成される。第２導電膜パターン２９ａ、２９ｂが
形成された結果物全面にゲート層間絶縁膜３３及び第３
導電膜３５を順次に形成する。
ターン３１をエッチングマスクとして使用して第２導電
膜２９をエッチングしてセルアレイ領域ｂの第１素子分
離膜２７ａを露出させる第２導電膜パターンを形成す
る。第２導電膜パターンは高電圧トランジスタ領域ａの
全面を覆う第２導電膜パターン２９ａとセルアレイ領域
ｂの第２活性領域１ｂを覆う第２導電膜パターン２９ｂ
とで構成される。第２導電膜パターン２９ａ、２９ｂが
形成された結果物全面にゲート層間絶縁膜３３及び第３
導電膜３５を順次に形成する。
【００１９】図９（Ａ）及び図９（Ｂ）を参照すると、
第３導電膜３５、ゲート層間絶縁膜３３、第２導電膜パ
ターン２９ａ、２９ｂ及び第１導電膜パターン１９ａ、
１９ｂを連続的に異方性エッチングして第１活性領域１
ａを横切る第１ゲートパターンＧＰ１及び第２活性領域
１ｂを横切る第２ゲートパターンＧＰ２を形成する。こ
の際、図９（Ａ）に示すように、第２ゲートパターンＧ
Ｐ２の両側の第２活性領域１ｂの縁部にストリンガ１９
ｓが残存する。ストリンガ１９ｓは第１導電膜パターン
１９ｂの傾斜した側壁に起因して形成される。第１素子
分離膜２７ａの表面が高いほどストリンガ１９ｓを除去
するのがさらに難しい。
第３導電膜３５、ゲート層間絶縁膜３３、第２導電膜パ
ターン２９ａ、２９ｂ及び第１導電膜パターン１９ａ、
１９ｂを連続的に異方性エッチングして第１活性領域１
ａを横切る第１ゲートパターンＧＰ１及び第２活性領域
１ｂを横切る第２ゲートパターンＧＰ２を形成する。こ
の際、図９（Ａ）に示すように、第２ゲートパターンＧ
Ｐ２の両側の第２活性領域１ｂの縁部にストリンガ１９
ｓが残存する。ストリンガ１９ｓは第１導電膜パターン
１９ｂの傾斜した側壁に起因して形成される。第１素子
分離膜２７ａの表面が高いほどストリンガ１９ｓを除去
するのがさらに難しい。
【００２０】第１ゲートパターンＧＰ１は順次に積層さ
れた第１ゲート電極３０ａ、第１ゲート層間絶縁膜３３
ａ及び第１ダミーゲート電極３５ａで構成される。又、
第１ゲート電極３０ａは第１ゲート絶縁膜１３の所定領
域を覆う第１導電膜パターンの一部分１９ａ’及び第１
導電膜パターンの一部分１９ａ’を覆う第２導電膜パタ
ーンの一部分２９ａ’で構成される。これと同様に、第
２ゲートパターンＧＰ２は順次に積層された浮遊ゲート
ＦＧ、第２ゲート層間絶縁膜３３ｂ及び制御ゲート電極
ＣＧで構成される。浮遊ゲートＦＧは第２ゲート絶縁膜
１７の所定領域を覆う第１導電膜パターンの一部分１９
ｂ’及び第１導電膜パターンの一部分１９ｂ’を覆う第
２導電膜パターンの一部分２９ｂ’で構成される。
れた第１ゲート電極３０ａ、第１ゲート層間絶縁膜３３
ａ及び第１ダミーゲート電極３５ａで構成される。又、
第１ゲート電極３０ａは第１ゲート絶縁膜１３の所定領
域を覆う第１導電膜パターンの一部分１９ａ’及び第１
導電膜パターンの一部分１９ａ’を覆う第２導電膜パタ
ーンの一部分２９ａ’で構成される。これと同様に、第
２ゲートパターンＧＰ２は順次に積層された浮遊ゲート
ＦＧ、第２ゲート層間絶縁膜３３ｂ及び制御ゲート電極
ＣＧで構成される。浮遊ゲートＦＧは第２ゲート絶縁膜
１７の所定領域を覆う第１導電膜パターンの一部分１９
ｂ’及び第１導電膜パターンの一部分１９ｂ’を覆う第
２導電膜パターンの一部分２９ｂ’で構成される。
【００２１】これに付加し、第１ゲートパターンＧＰ１
及び第２ゲートパターンＧＰ２の側壁に通常の方法でシ
リコン窒過膜スペーサ（図示せず）を形成すると、図９
（Ａ）に示すように、ストリンガ１９ｓの側壁にスペ−
サ残余物３７が形成される。これは、第２活性領域１ｂ
及びその周辺の第１素子分離膜２７ａの間に段差が存在
するためである。従って、後続工程で第２ゲートパター
ンＧＰ２の両側の第２活性領域１ｂ上にコンタクトホ−
ルを形成する場合に、コンタクトホールにより露出され
る第２活性領域１ｂの面積が縮む。
及び第２ゲートパターンＧＰ２の側壁に通常の方法でシ
リコン窒過膜スペーサ（図示せず）を形成すると、図９
（Ａ）に示すように、ストリンガ１９ｓの側壁にスペ−
サ残余物３７が形成される。これは、第２活性領域１ｂ
及びその周辺の第１素子分離膜２７ａの間に段差が存在
するためである。従って、後続工程で第２ゲートパター
ンＧＰ２の両側の第２活性領域１ｂ上にコンタクトホ−
ルを形成する場合に、コンタクトホールにより露出され
る第２活性領域１ｂの面積が縮む。
【００２２】図１０、図１１、図１２（Ａ）及び図１２
（Ｂ）は第２素子分離膜２７ｂの表面（図６の２７”）
が第２ゲート絶縁膜１７の上部表面と同一な高さを有す
る場合に、従来技術の問題点を説明するための断面図で
ある。ここで、図１２（Ａ）及び図１２（Ｂ）は各々図
１のＩ−Ｉ及びII−IIによる断面図である。図１０、図
１１、図１２（Ａ）及び図１２（Ｂ）を参照すると、第
２素子分離膜２７ｂが形成された結果物全面に図７、図
８、図９（Ａ）及び図９（Ｂ）で説明した方法と同一の
方法で第１ゲートパターンＧＰ１及び第２ゲートパター
ンＧＰ２を形成する。ここで、第１導電膜パターン１９
ａ、１９ｂの側壁が傾斜したプロファイルを示しても、
第２ゲートパターンＧＰ２の両側の第２活性領域１ｂに
図９Ａで示されたストリンガ１９ｓが残存しない。これ
は、第２素子分離膜２７ｂの表面が第２ゲート絶縁膜１
７の上部表面と同一な高さを有するためである。言い換
えれば、第２ゲート絶縁膜１７上に形成された第１導電
膜パターン１９ｂの側壁全体が第２導電膜２９と接触さ
れるためである。しかし、図１２（Ｂ）に示すように、
第１活性領域１ａの縁部Ｗで第１ゲート絶縁膜１３の有
効厚さ（ｅｆｆｅｃｔｉｖｅ ｔｈｉｃｋｎｅｓｓ）が
縮まれる。これは、第２導電膜２９を形成する前に第１
ゲート絶縁膜１３の側壁が露出されるためである。
（Ｂ）は第２素子分離膜２７ｂの表面（図６の２７”）
が第２ゲート絶縁膜１７の上部表面と同一な高さを有す
る場合に、従来技術の問題点を説明するための断面図で
ある。ここで、図１２（Ａ）及び図１２（Ｂ）は各々図
１のＩ−Ｉ及びII−IIによる断面図である。図１０、図
１１、図１２（Ａ）及び図１２（Ｂ）を参照すると、第
２素子分離膜２７ｂが形成された結果物全面に図７、図
８、図９（Ａ）及び図９（Ｂ）で説明した方法と同一の
方法で第１ゲートパターンＧＰ１及び第２ゲートパター
ンＧＰ２を形成する。ここで、第１導電膜パターン１９
ａ、１９ｂの側壁が傾斜したプロファイルを示しても、
第２ゲートパターンＧＰ２の両側の第２活性領域１ｂに
図９Ａで示されたストリンガ１９ｓが残存しない。これ
は、第２素子分離膜２７ｂの表面が第２ゲート絶縁膜１
７の上部表面と同一な高さを有するためである。言い換
えれば、第２ゲート絶縁膜１７上に形成された第１導電
膜パターン１９ｂの側壁全体が第２導電膜２９と接触さ
れるためである。しかし、図１２（Ｂ）に示すように、
第１活性領域１ａの縁部Ｗで第１ゲート絶縁膜１３の有
効厚さ（ｅｆｆｅｃｔｉｖｅ ｔｈｉｃｋｎｅｓｓ）が
縮まれる。これは、第２導電膜２９を形成する前に第１
ゲート絶縁膜１３の側壁が露出されるためである。
【００２３】前述したように従来の技術によると、第１
ゲート絶縁膜及び第２ゲート絶縁膜がフォトレジスト膜
により汚染される現象が防止できる。しかし、トレンチ
領域内に形成された絶縁体膜パターンの最適リセス条件
を求めにくい。トレンチ領域の側壁が垂直なプロファイ
ルを示しても、素子分離膜の表面は少なくとも第１ゲー
ト絶縁膜の上部表面より高くなければならない。これに
より、第１ゲート絶縁膜及び第２ゲート絶縁膜の表面段
差が増加するほど絶縁体膜パターンのリセス工程余裕度
は減少する。又、トレンチ領域の側壁が過剰な傾斜を示
す場合には、ストリンガ発生を抑制させるために素子分
離膜の表面が第１ゲート絶縁膜の上部表面より低くなけ
ればならない。しかし、素子分離膜の表面が第１ゲート
絶縁膜の上部表面より低ければ、第１ゲート絶縁膜の有
効厚さが縮む問題点が発生する。
ゲート絶縁膜及び第２ゲート絶縁膜がフォトレジスト膜
により汚染される現象が防止できる。しかし、トレンチ
領域内に形成された絶縁体膜パターンの最適リセス条件
を求めにくい。トレンチ領域の側壁が垂直なプロファイ
ルを示しても、素子分離膜の表面は少なくとも第１ゲー
ト絶縁膜の上部表面より高くなければならない。これに
より、第１ゲート絶縁膜及び第２ゲート絶縁膜の表面段
差が増加するほど絶縁体膜パターンのリセス工程余裕度
は減少する。又、トレンチ領域の側壁が過剰な傾斜を示
す場合には、ストリンガ発生を抑制させるために素子分
離膜の表面が第１ゲート絶縁膜の上部表面より低くなけ
ればならない。しかし、素子分離膜の表面が第１ゲート
絶縁膜の上部表面より低ければ、第１ゲート絶縁膜の有
効厚さが縮む問題点が発生する。
【００２４】本発明の目的は、相異なる厚さを有するゲ
ート絶縁膜の上部表面段差を最小化させて高信頼性を有
する半導体素子を提供することにある。本発明の他の目
的は、相異なる厚さを有するゲート絶縁膜の上部表面段
差を減少させて素子分離膜を形成する工程に対する余裕
度を増加させ得る半導体素子の製造方法を提供すること
にある。本発明のさらに他の目的は、隣り合うゲート電
極の間にストリンガが発生する現象を抑制させ得る半導
体素子の製造方法を提供することにある。本発明のさら
に他の目的は、相異なる厚さを有するゲート絶縁膜の破
壊特性を改善させ得る半導体素子の製造方法を提供する
ことにある。
ート絶縁膜の上部表面段差を最小化させて高信頼性を有
する半導体素子を提供することにある。本発明の他の目
的は、相異なる厚さを有するゲート絶縁膜の上部表面段
差を減少させて素子分離膜を形成する工程に対する余裕
度を増加させ得る半導体素子の製造方法を提供すること
にある。本発明のさらに他の目的は、隣り合うゲート電
極の間にストリンガが発生する現象を抑制させ得る半導
体素子の製造方法を提供することにある。本発明のさら
に他の目的は、相異なる厚さを有するゲート絶縁膜の破
壊特性を改善させ得る半導体素子の製造方法を提供する
ことにある。
【００２５】
【課題を解決するための手段】この目的を達成するため
に、本発明による半導体素子は、少なくとも一つの第１
活性領域及び第１活性領域より高表面を有する少なくと
も一つの第２活性領域で構成されて半導体基板の所定領
域に限定された複数の活性領域と、第１活性領域上に形
成された第１ゲート絶縁膜と、第２活性領域上に第１ゲ
ート絶縁膜より薄厚で形成された第２ゲート絶縁膜と、
複数の活性領域の間に形成された素子分離領域と、素子
分離領域を充填する素子分離膜とを備えることを特徴と
する。
に、本発明による半導体素子は、少なくとも一つの第１
活性領域及び第１活性領域より高表面を有する少なくと
も一つの第２活性領域で構成されて半導体基板の所定領
域に限定された複数の活性領域と、第１活性領域上に形
成された第１ゲート絶縁膜と、第２活性領域上に第１ゲ
ート絶縁膜より薄厚で形成された第２ゲート絶縁膜と、
複数の活性領域の間に形成された素子分離領域と、素子
分離領域を充填する素子分離膜とを備えることを特徴と
する。
【００２６】第１ゲート絶縁膜の上部表面及び第２ゲー
ト絶縁膜の上部表面の段差は、第１ゲート絶縁膜及び第
２ゲート絶縁膜の厚み差より小さいことが望ましい。
又、素子分離領域の底は第１活性領域の表面より低いの
が望ましい。素子分離領域は半導体基板が所定の深さで
エッチングされたトレンチ領域であることが望ましい。
ト絶縁膜の上部表面の段差は、第１ゲート絶縁膜及び第
２ゲート絶縁膜の厚み差より小さいことが望ましい。
又、素子分離領域の底は第１活性領域の表面より低いの
が望ましい。素子分離領域は半導体基板が所定の深さで
エッチングされたトレンチ領域であることが望ましい。
【００２７】素子分離膜は、第１及び第２ゲート絶縁膜
の側壁全体を完全に覆うことが望ましい。本発明の他の
目的を達成するために、本発明の一態様（ｏｎｅ ａｓ
ｐｅｃｔ）による半導体素子の製造方法は、半導体基板
の所定領域に半導体基板の主表面より低い下部面を有す
る第１ゲート絶縁膜を形成する段階と、第１ゲート絶縁
膜と隣接した半導体基板の主表面に第１ゲート絶縁膜よ
り薄い第２ゲート絶縁膜を形成する段階と、第１及び第
２ゲート絶縁膜を有する半導体基板全面に第１導電膜及
び化学機械的研磨阻止膜を順次に形成する段階と、化学
機械的研磨阻止膜、第１導電膜、第１及び第２ゲート絶
縁膜、及び半導体基板を連続的にエッチングして第１ゲ
ート絶縁膜の下部及び第２ゲート絶縁膜の下部に各々第
１及び第２活性領域を限定するトレンチ領域を形成する
段階と、トレンチ領域内に絶縁体膜パターンを形成する
段階と、各活性領域の上部に残存する化学機械的研磨阻
止膜パターンを除去する段階と、絶縁体膜パターンをリ
セスさせて素子分離膜を形成する段階とを含むことを特
徴とする。
の側壁全体を完全に覆うことが望ましい。本発明の他の
目的を達成するために、本発明の一態様（ｏｎｅ ａｓ
ｐｅｃｔ）による半導体素子の製造方法は、半導体基板
の所定領域に半導体基板の主表面より低い下部面を有す
る第１ゲート絶縁膜を形成する段階と、第１ゲート絶縁
膜と隣接した半導体基板の主表面に第１ゲート絶縁膜よ
り薄い第２ゲート絶縁膜を形成する段階と、第１及び第
２ゲート絶縁膜を有する半導体基板全面に第１導電膜及
び化学機械的研磨阻止膜を順次に形成する段階と、化学
機械的研磨阻止膜、第１導電膜、第１及び第２ゲート絶
縁膜、及び半導体基板を連続的にエッチングして第１ゲ
ート絶縁膜の下部及び第２ゲート絶縁膜の下部に各々第
１及び第２活性領域を限定するトレンチ領域を形成する
段階と、トレンチ領域内に絶縁体膜パターンを形成する
段階と、各活性領域の上部に残存する化学機械的研磨阻
止膜パターンを除去する段階と、絶縁体膜パターンをリ
セスさせて素子分離膜を形成する段階とを含むことを特
徴とする。
【００２８】第１及び第２ゲート絶縁膜は熱酸化膜で形
成するのが望ましい。絶縁体膜パターンは第１及び第２
ゲート絶縁膜の側壁全体（ｅｎｔｉｒｅ ｓｉｄｅｗａ
ｌｌｓ）が露出されないようにリセスされることが望ま
しい。本発明の他の目的を達成するために、本発明の他
の態様による半導体素子の製造方法は、半導体基板上に
複数のパッドパターンを形成する段階と、パッドパター
ンをエッチングマスクとして使用して半導体基板をエッ
チングして少なくとも一つの第１活性領域及び少なくと
も一つの第２活性領域を限定するトレンチ領域を形成す
る段階と、トレンチ領域を充填する絶縁体膜パターンを
形成する段階と、第１活性領域上のパッドパターンを除
去して第１活性領域を選択的に露出させる段階と、第１
活性領域の表面に第２活性領域の表面より低い下部面を
有する第１ゲート絶縁膜を形成する段階と、第２活性領
域の表面に第１ゲート絶縁膜より薄い第２ゲート絶縁膜
を形成する段階とを含むことを特徴とする。第１ゲート
絶縁膜の下部面は第２ゲート絶縁膜の下部面より低いこ
とが望ましい。又、第１及び第２ゲート絶縁膜は熱酸化
膜で形成することが望ましい。
成するのが望ましい。絶縁体膜パターンは第１及び第２
ゲート絶縁膜の側壁全体（ｅｎｔｉｒｅ ｓｉｄｅｗａ
ｌｌｓ）が露出されないようにリセスされることが望ま
しい。本発明の他の目的を達成するために、本発明の他
の態様による半導体素子の製造方法は、半導体基板上に
複数のパッドパターンを形成する段階と、パッドパター
ンをエッチングマスクとして使用して半導体基板をエッ
チングして少なくとも一つの第１活性領域及び少なくと
も一つの第２活性領域を限定するトレンチ領域を形成す
る段階と、トレンチ領域を充填する絶縁体膜パターンを
形成する段階と、第１活性領域上のパッドパターンを除
去して第１活性領域を選択的に露出させる段階と、第１
活性領域の表面に第２活性領域の表面より低い下部面を
有する第１ゲート絶縁膜を形成する段階と、第２活性領
域の表面に第１ゲート絶縁膜より薄い第２ゲート絶縁膜
を形成する段階とを含むことを特徴とする。第１ゲート
絶縁膜の下部面は第２ゲート絶縁膜の下部面より低いこ
とが望ましい。又、第１及び第２ゲート絶縁膜は熱酸化
膜で形成することが望ましい。
【００２９】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を詳細に説明する。先ず、図１
及び図３２を参照して本発明による半導体素子の構造を
説明する。ここで、図３２は図１のII−IIによる断面図
である。図３２で、参照符号“ａ”で表示した部分は図
１の高電圧トランジスタ領域ａを示し、参照符号“ｂ”
で表示した部分は図１のセルアレイ領域ｂを示す。高電
圧トランジスタ領域ａはＮＡＮＤ型フラッシュメモリ素
子の周辺回路領域の一部分に該当し、セルアレイ領域ｂ
はＮＡＮＤ型フラッシュメモリ素子のセルアレイ領域の
一部分に該当する。しかし、本発明はＮＡＮＤ型フラッ
シュメモリ素子に限定されず、相異なる厚さを有する２
種類以上のゲート絶縁膜を使用する全ての半導体素子に
適用するのが可能である。従って、セルアレイ領域ｂは
低電圧トランジスタ領域に該当することもでき、高電圧
トランジスタ領域ａ及びセルアレイ領域ｂの以外に低電
圧トランジスタ領域を付加的に含むこともできる。
発明の望ましい実施形態を詳細に説明する。先ず、図１
及び図３２を参照して本発明による半導体素子の構造を
説明する。ここで、図３２は図１のII−IIによる断面図
である。図３２で、参照符号“ａ”で表示した部分は図
１の高電圧トランジスタ領域ａを示し、参照符号“ｂ”
で表示した部分は図１のセルアレイ領域ｂを示す。高電
圧トランジスタ領域ａはＮＡＮＤ型フラッシュメモリ素
子の周辺回路領域の一部分に該当し、セルアレイ領域ｂ
はＮＡＮＤ型フラッシュメモリ素子のセルアレイ領域の
一部分に該当する。しかし、本発明はＮＡＮＤ型フラッ
シュメモリ素子に限定されず、相異なる厚さを有する２
種類以上のゲート絶縁膜を使用する全ての半導体素子に
適用するのが可能である。従って、セルアレイ領域ｂは
低電圧トランジスタ領域に該当することもでき、高電圧
トランジスタ領域ａ及びセルアレイ領域ｂの以外に低電
圧トランジスタ領域を付加的に含むこともできる。
【００３０】図３２を参照すると、半導体基板３０１、
例えばシリコン基板の所定領域に複数の活性領域を限定
する素子分離領域３０７が形成される。複数の活性領域
は高電圧トランジスタ領域ａの所定領域に限定された少
なくとも一つの第１活性領域１ａ及びセルアレイ領域ｂ
の所定領域に限定された少なくとも一つの第２活性領域
１ｂで構成される。
例えばシリコン基板の所定領域に複数の活性領域を限定
する素子分離領域３０７が形成される。複数の活性領域
は高電圧トランジスタ領域ａの所定領域に限定された少
なくとも一つの第１活性領域１ａ及びセルアレイ領域ｂ
の所定領域に限定された少なくとも一つの第２活性領域
１ｂで構成される。
【００３１】第１活性領域１ａの表面は第２活性領域１
ｂの表面より低い。素子分離領域３０７の底は第１活性
領域１ａの表面より低いことが望ましい。素子分離領域
３０７は半導体基板３０１をエッチングすることにより
形成されたトレンチ領域であることが望ましい。第１活
性領域１ａ上に第１ゲート絶縁膜３０５ａが位置する。
又、第２活性領域１ｂ上に第１ゲート絶縁膜３０５ａよ
り薄い第２ゲート絶縁膜３０５ｂが位置する。第１ゲー
ト絶縁膜３０５ａの上部表面及び第２ゲート絶縁膜３０
５ｂの上部表面の段差は第１ゲート絶縁膜３０５ａ及び
第２ゲート絶縁膜３０５ｂの厚み差より小さいことが望
ましい。一番望ましくは、第１ゲート絶縁膜３０５ａの
上部表面は第２ゲート絶縁膜３０５ｂの上部表面と同一
な高さを有する。言い換えれば、第１ゲート絶縁膜３０
５ａの厚さは第１活性領域１ａの表面及び第２活性領域
１ｂの表面の段差Ｄと第２ゲート絶縁膜３０５ｂとの厚
みを合わせた値と同一なことが一番望ましい。
ｂの表面より低い。素子分離領域３０７の底は第１活性
領域１ａの表面より低いことが望ましい。素子分離領域
３０７は半導体基板３０１をエッチングすることにより
形成されたトレンチ領域であることが望ましい。第１活
性領域１ａ上に第１ゲート絶縁膜３０５ａが位置する。
又、第２活性領域１ｂ上に第１ゲート絶縁膜３０５ａよ
り薄い第２ゲート絶縁膜３０５ｂが位置する。第１ゲー
ト絶縁膜３０５ａの上部表面及び第２ゲート絶縁膜３０
５ｂの上部表面の段差は第１ゲート絶縁膜３０５ａ及び
第２ゲート絶縁膜３０５ｂの厚み差より小さいことが望
ましい。一番望ましくは、第１ゲート絶縁膜３０５ａの
上部表面は第２ゲート絶縁膜３０５ｂの上部表面と同一
な高さを有する。言い換えれば、第１ゲート絶縁膜３０
５ａの厚さは第１活性領域１ａの表面及び第２活性領域
１ｂの表面の段差Ｄと第２ゲート絶縁膜３０５ｂとの厚
みを合わせた値と同一なことが一番望ましい。
【００３２】素子分離領域３０７内に素子分離膜３０９
が充填される。素子分離膜３０９は第１ゲート絶縁膜３
０５ａ及び第２ゲート絶縁膜３０５ｂの側壁全体を覆う
ことが望ましい。言い換えれば、素子分離膜３０９の表
面は第１及び第２ゲート絶縁膜３０５ａ、３０５ｂの上
部面の中最高の表面と同一か又はそれより高いのが望ま
しい。素子分離膜３０９及び半導体基板３０１の間に薄
い熱酸化膜３１１が介在されることもできる。熱酸化膜
３１１は素子分離領域３０７、即ちトレンチ領域に加え
られたエッチング損傷を治癒するために形成する。
が充填される。素子分離膜３０９は第１ゲート絶縁膜３
０５ａ及び第２ゲート絶縁膜３０５ｂの側壁全体を覆う
ことが望ましい。言い換えれば、素子分離膜３０９の表
面は第１及び第２ゲート絶縁膜３０５ａ、３０５ｂの上
部面の中最高の表面と同一か又はそれより高いのが望ま
しい。素子分離膜３０９及び半導体基板３０１の間に薄
い熱酸化膜３１１が介在されることもできる。熱酸化膜
３１１は素子分離領域３０７、即ちトレンチ領域に加え
られたエッチング損傷を治癒するために形成する。
【００３３】第１ゲート絶縁膜３０５ａの所定領域上に
第１活性領域１ａを横切る第１ゲートパターンＧＰ１が
位置する。第１ゲートパターンＧＰ１は順次に積層され
た第１ゲート電極３１３ａ、第１ゲート層間絶縁膜３１
５ａ及び第１ダミーゲート電極３１７ａで構成される。
又、第２ゲート絶縁膜３０５ｂの所定領域上に第２活性
領域１ｂを横切る第２ゲートパターンＧＰ２が位置す
る。第２ゲートパターンＧＰ２は順次に積層された浮遊
ゲートＦＧ、第２ゲート層間絶縁膜３１５ｂ及び制御ゲ
ート電極ＣＧで構成される。ここで、制御ゲート電極Ｃ
Ｇは隣り合う複数の第２活性領域１ｂを横切る反面、浮
遊ゲートＦＧは制御ゲート電極ＣＧ及び第２活性領域１
ｂが重畳される領域にのみ位置する。
第１活性領域１ａを横切る第１ゲートパターンＧＰ１が
位置する。第１ゲートパターンＧＰ１は順次に積層され
た第１ゲート電極３１３ａ、第１ゲート層間絶縁膜３１
５ａ及び第１ダミーゲート電極３１７ａで構成される。
又、第２ゲート絶縁膜３０５ｂの所定領域上に第２活性
領域１ｂを横切る第２ゲートパターンＧＰ２が位置す
る。第２ゲートパターンＧＰ２は順次に積層された浮遊
ゲートＦＧ、第２ゲート層間絶縁膜３１５ｂ及び制御ゲ
ート電極ＣＧで構成される。ここで、制御ゲート電極Ｃ
Ｇは隣り合う複数の第２活性領域１ｂを横切る反面、浮
遊ゲートＦＧは制御ゲート電極ＣＧ及び第２活性領域１
ｂが重畳される領域にのみ位置する。
【００３４】一方、セルアレイ領域ｂが低電圧トランジ
スタ領域の場合、第２ゲートパターンＧＰ２は順次に積
層された第２ゲート電極、第２ゲート層間絶縁膜及び第
２ダミーゲート電極で構成される。ここで、第２ゲート
電極は浮遊ゲートＦＧとは違って第２ダミーゲート電極
と完全に重畳される。次に、本発明による半導体素子の
製造方法を説明する。
スタ領域の場合、第２ゲートパターンＧＰ２は順次に積
層された第２ゲート電極、第２ゲート層間絶縁膜及び第
２ダミーゲート電極で構成される。ここで、第２ゲート
電極は浮遊ゲートＦＧとは違って第２ダミーゲート電極
と完全に重畳される。次に、本発明による半導体素子の
製造方法を説明する。
【００３５】図１３乃至図２３は本発明の一実施形態に
よる半導体素子の製造方法を説明するための断面図であ
る。ここで、図２３（Ａ）は図１のＩ−Ｉによる断面図
であり、図２３（Ｂ）は図１のII−IIによる断面図であ
る。又、各図において、参照符号“ａ”及び“ｂ”で表
示した部分は各々高電圧トランジスタ領域及びセルアレ
イ領域を示す。
よる半導体素子の製造方法を説明するための断面図であ
る。ここで、図２３（Ａ）は図１のＩ−Ｉによる断面図
であり、図２３（Ｂ）は図１のII−IIによる断面図であ
る。又、各図において、参照符号“ａ”及び“ｂ”で表
示した部分は各々高電圧トランジスタ領域及びセルアレ
イ領域を示す。
【００３６】図１３を参照すると、半導体基板１０１、
例えばシリコン基板の主表面上にパッド酸化膜１０３、
パッド窒化膜１０５及びマスク酸化膜１０７を順次に形
成する。パッド酸化膜１０３は半導体基板１０１を熱酸
化させて形成し、パッド窒化膜１０５はＣＶＤシリコン
窒化膜で形成する。又、マスク酸化膜１０７はパッド窒
化膜１０５に対して湿式エッチング選択比を有する物質
膜、例えばＣＶＤ酸化膜で形成するのが望ましい。パッ
ド酸化膜１０３は２００Å以下の厚み、望ましくは１０
０Å以下の薄膜で形成し、パッド窒化膜１０５は５０Å
乃至２００Åの厚みで形成する。又、マスク酸化膜１０
７は１００Å乃至５００Åの厚みで形成する。マスク酸
化膜１０７上に高電圧トランジスタ領域ａ、即ち第１領
域を露出させる第１フォトレジストパターン１０９を形
成する。
例えばシリコン基板の主表面上にパッド酸化膜１０３、
パッド窒化膜１０５及びマスク酸化膜１０７を順次に形
成する。パッド酸化膜１０３は半導体基板１０１を熱酸
化させて形成し、パッド窒化膜１０５はＣＶＤシリコン
窒化膜で形成する。又、マスク酸化膜１０７はパッド窒
化膜１０５に対して湿式エッチング選択比を有する物質
膜、例えばＣＶＤ酸化膜で形成するのが望ましい。パッ
ド酸化膜１０３は２００Å以下の厚み、望ましくは１０
０Å以下の薄膜で形成し、パッド窒化膜１０５は５０Å
乃至２００Åの厚みで形成する。又、マスク酸化膜１０
７は１００Å乃至５００Åの厚みで形成する。マスク酸
化膜１０７上に高電圧トランジスタ領域ａ、即ち第１領
域を露出させる第１フォトレジストパターン１０９を形
成する。
【００３７】図１４を参照すると、第１フォトレジスト
パターン１０９をエッチングマスクとして使用してマス
ク酸化膜１０７をエッチングしてセルアレイ領域ｂ、即
ち第２領域を覆うパターニングされたマスク酸化膜１０
７ａを形成する。マスク酸化膜１０７はフッ酸（ｈｙｄ
ｒｏｆｌｕｏｒｉｃ ａｃｉｄ；ＨＦ）溶液又は緩衝酸
化膜エッチング溶液（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ
ｅｔｃｈａｎｔ；ＢＯＥ）を使用する湿式エッチング工
程にエッチングするのが望ましい。これは、マスク酸化
膜１０７を乾式エッチング工程にエッチングする場合に
半導体基板１０１の表面にエッチング損傷が加えられる
ことができるためである。続いて、第１フォトレジスト
パターン１０９を除去する。
パターン１０９をエッチングマスクとして使用してマス
ク酸化膜１０７をエッチングしてセルアレイ領域ｂ、即
ち第２領域を覆うパターニングされたマスク酸化膜１０
７ａを形成する。マスク酸化膜１０７はフッ酸（ｈｙｄ
ｒｏｆｌｕｏｒｉｃ ａｃｉｄ；ＨＦ）溶液又は緩衝酸
化膜エッチング溶液（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ
ｅｔｃｈａｎｔ；ＢＯＥ）を使用する湿式エッチング工
程にエッチングするのが望ましい。これは、マスク酸化
膜１０７を乾式エッチング工程にエッチングする場合に
半導体基板１０１の表面にエッチング損傷が加えられる
ことができるためである。続いて、第１フォトレジスト
パターン１０９を除去する。
【００３８】図１５を参照すると、パターニングされた
マスク酸化膜１０７ａをエッチングマスクとして使用し
て高電圧トランジスタ領域ａのパッド窒化膜１０５を選
択的にエッチングしてセルアレイ領域ｂを覆うパターニ
ングされたパッド窒化膜１０５ａを形成する。パッド窒
化膜１０５やはり半導体基板１０１にエッチング損傷が
加えられる現象を防止するために燐酸（ｐｈｏｓｐｈｏ
ｒｉｃ ａｃｉｄ）溶液を使用する湿式エッチング工程
にエッチングすることが望ましい。続いて、パターニン
グされたパッド窒化膜１０５ａをエッチング阻止膜とし
て使用して高電圧トランジスタ領域ａのパッド酸化膜１
０３を湿式エッチングしてセルアレイ領域ｂを覆うパタ
ーニングされたパッド酸化膜１０３ａを形成する。この
際、パターニングされたマスク酸化膜１０７ａが除去さ
れ、高電圧トランジスタ領域ａの半導体基板１０１が選
択的に露出される。
マスク酸化膜１０７ａをエッチングマスクとして使用し
て高電圧トランジスタ領域ａのパッド窒化膜１０５を選
択的にエッチングしてセルアレイ領域ｂを覆うパターニ
ングされたパッド窒化膜１０５ａを形成する。パッド窒
化膜１０５やはり半導体基板１０１にエッチング損傷が
加えられる現象を防止するために燐酸（ｐｈｏｓｐｈｏ
ｒｉｃ ａｃｉｄ）溶液を使用する湿式エッチング工程
にエッチングすることが望ましい。続いて、パターニン
グされたパッド窒化膜１０５ａをエッチング阻止膜とし
て使用して高電圧トランジスタ領域ａのパッド酸化膜１
０３を湿式エッチングしてセルアレイ領域ｂを覆うパタ
ーニングされたパッド酸化膜１０３ａを形成する。この
際、パターニングされたマスク酸化膜１０７ａが除去さ
れ、高電圧トランジスタ領域ａの半導体基板１０１が選
択的に露出される。
【００３９】一方、図１３でパッド窒化膜１０５上にマ
スク酸化膜１０７を形成する工程を省略することもでき
る。この際、第１フォトレジストパターン１０９をエッ
チングマスクとして使用してパッド窒化膜１０５を湿式
エッチングする間第１フォトレジストパターン１０９及
びパッド窒化膜１０５の間の接着力が優れなければなら
ない。
スク酸化膜１０７を形成する工程を省略することもでき
る。この際、第１フォトレジストパターン１０９をエッ
チングマスクとして使用してパッド窒化膜１０５を湿式
エッチングする間第１フォトレジストパターン１０９及
びパッド窒化膜１０５の間の接着力が優れなければなら
ない。
【００４０】図１６を参照すると、高電圧トランジスタ
領域ａの半導体基板１０１が露出された結果物を熱酸化
させて高電圧トランジスタ領域ａの半導体基板１０１の
表面に第１ゲート絶縁膜１１１、即ち第１ゲート酸化膜
を形成する。この際第１ゲート絶縁膜１１１は図１６に
示されたように熱酸化工程の特性に起因して半導体基板
１０１の主表面より低い下部面を有する。しかし、第１
ゲート絶縁膜１１１の上部面は半導体基板１０１の主表
面より高い。従って、パターニングされたパッド窒化膜
１０５ａをエッチングマスクとして使用して第１ゲート
絶縁膜１１１を湿式エッチング工程にリセスさせること
により、第１ゲート絶縁膜１１１の上部面を半導体基板
１０１の主表面の高さに近い表面Ｆへ低めることもでき
る。従って、第１ゲート絶縁膜１１１はリセス工程を考
慮して最終的に所望の厚みより厚く形成するのが望まし
い。例えば、高電圧トランジスタが３５０Åのゲート絶
縁膜が要求される場合に第１ゲート絶縁膜１１１は少な
くとも７００Åより厚膜で形成するのが望ましい。この
際、第１ゲート絶縁膜１１１を大略１５０Å乃至２００
Åの厚み程度にエッチングするのが望ましい。
領域ａの半導体基板１０１が露出された結果物を熱酸化
させて高電圧トランジスタ領域ａの半導体基板１０１の
表面に第１ゲート絶縁膜１１１、即ち第１ゲート酸化膜
を形成する。この際第１ゲート絶縁膜１１１は図１６に
示されたように熱酸化工程の特性に起因して半導体基板
１０１の主表面より低い下部面を有する。しかし、第１
ゲート絶縁膜１１１の上部面は半導体基板１０１の主表
面より高い。従って、パターニングされたパッド窒化膜
１０５ａをエッチングマスクとして使用して第１ゲート
絶縁膜１１１を湿式エッチング工程にリセスさせること
により、第１ゲート絶縁膜１１１の上部面を半導体基板
１０１の主表面の高さに近い表面Ｆへ低めることもでき
る。従って、第１ゲート絶縁膜１１１はリセス工程を考
慮して最終的に所望の厚みより厚く形成するのが望まし
い。例えば、高電圧トランジスタが３５０Åのゲート絶
縁膜が要求される場合に第１ゲート絶縁膜１１１は少な
くとも７００Åより厚膜で形成するのが望ましい。この
際、第１ゲート絶縁膜１１１を大略１５０Å乃至２００
Åの厚み程度にエッチングするのが望ましい。
【００４１】一方、第１ゲート絶縁膜１１１を形成する
前にパターニングされたパッド窒化膜１０５ａをエッチ
ングマスクとして使用して露出された半導体基板１０１
を選択的に所定深さでエッチングする工程を追加で実施
することもできる。このように高電圧トランジスタ領域
ａの半導体基板１０１をエッチングした後に熱酸化工程
を通じて第１ゲート絶縁膜１１１を形成すると、第１ゲ
ート絶縁膜１１１をリセスさせる工程を実施しなくても
半導体基板１０１の主表面と殆ど同一な高さの上部面を
有する第１ゲート絶縁膜１１１が形成できる。
前にパターニングされたパッド窒化膜１０５ａをエッチ
ングマスクとして使用して露出された半導体基板１０１
を選択的に所定深さでエッチングする工程を追加で実施
することもできる。このように高電圧トランジスタ領域
ａの半導体基板１０１をエッチングした後に熱酸化工程
を通じて第１ゲート絶縁膜１１１を形成すると、第１ゲ
ート絶縁膜１１１をリセスさせる工程を実施しなくても
半導体基板１０１の主表面と殆ど同一な高さの上部面を
有する第１ゲート絶縁膜１１１が形成できる。
【００４２】図１７を参照すると、パターニングされた
パッド窒化膜１０５ａは燐酸溶液を使用して除去する。
その後、パターニングされたパッド酸化膜１０３ａを湿
式エッチング工程に除去してセルアレイ領域ｂの半導体
基板１０１を露出させる。この際、第１ゲート絶縁膜１
１１は少なくともパターニングされたパッド酸化膜１０
３ａの厚さほどリセスされる。従って、高電圧トランジ
スタ領域ａに最終的に残存する第１ゲート絶縁膜１１１
ａは大略３５０Å乃至４００Åの所望の厚みを有する。
結果的に第１ゲート絶縁膜１１１ａの上部面及び露出さ
れた半導体基板１０１の表面の段差Ｓは従来技術に比べ
て顕著に減少する。
パッド窒化膜１０５ａは燐酸溶液を使用して除去する。
その後、パターニングされたパッド酸化膜１０３ａを湿
式エッチング工程に除去してセルアレイ領域ｂの半導体
基板１０１を露出させる。この際、第１ゲート絶縁膜１
１１は少なくともパターニングされたパッド酸化膜１０
３ａの厚さほどリセスされる。従って、高電圧トランジ
スタ領域ａに最終的に残存する第１ゲート絶縁膜１１１
ａは大略３５０Å乃至４００Åの所望の厚みを有する。
結果的に第１ゲート絶縁膜１１１ａの上部面及び露出さ
れた半導体基板１０１の表面の段差Ｓは従来技術に比べ
て顕著に減少する。
【００４３】他の方法に、図１６で第１ゲート絶縁膜１
１１をリセスさせる工程を省略することもできる。この
場合には、パターニングされたパッド酸化膜１０３ａを
過度エッチングしてセルアレイ領域ｂの半導体基板１０
１の表面と同一な高さを有する第１ゲート絶縁膜１１１
ａを形成することもできる。図１８を参照すると、パタ
ーニングされたパッド酸化膜１０３ａが除去された結果
物を熱酸化させてセルアレイ領域ｂの半導体基板１０１
表面に約８０Å以下の薄い第２ゲート絶縁膜１１３、即
ちトンネル酸化膜を形成する。これにより、第１ゲート
絶縁膜１１１ａの上部面及び第２ゲート絶縁膜１１３の
上部面の間の段差を従来技術に比べて顕著に減少させ得
る。第１ゲート絶縁膜１１１ａの上部面は第２ゲート絶
縁膜１１３の上部面と同一な高さを有することが一番望
ましい。第２ゲート絶縁膜１１３が形成された結果物全
面に第１導電膜１１５及び化学機械的研磨阻止膜１１７
を順次に形成する。第１導電膜１１５は５００Å乃至１
０００Åのドーピングされたポリシリコン膜に形成する
のが望ましく、化学機械的研磨阻止膜１１７は５００Å
乃至２０００Åのシリコン窒化膜で形成するのが望まし
い。
１１をリセスさせる工程を省略することもできる。この
場合には、パターニングされたパッド酸化膜１０３ａを
過度エッチングしてセルアレイ領域ｂの半導体基板１０
１の表面と同一な高さを有する第１ゲート絶縁膜１１１
ａを形成することもできる。図１８を参照すると、パタ
ーニングされたパッド酸化膜１０３ａが除去された結果
物を熱酸化させてセルアレイ領域ｂの半導体基板１０１
表面に約８０Å以下の薄い第２ゲート絶縁膜１１３、即
ちトンネル酸化膜を形成する。これにより、第１ゲート
絶縁膜１１１ａの上部面及び第２ゲート絶縁膜１１３の
上部面の間の段差を従来技術に比べて顕著に減少させ得
る。第１ゲート絶縁膜１１１ａの上部面は第２ゲート絶
縁膜１１３の上部面と同一な高さを有することが一番望
ましい。第２ゲート絶縁膜１１３が形成された結果物全
面に第１導電膜１１５及び化学機械的研磨阻止膜１１７
を順次に形成する。第１導電膜１１５は５００Å乃至１
０００Åのドーピングされたポリシリコン膜に形成する
のが望ましく、化学機械的研磨阻止膜１１７は５００Å
乃至２０００Åのシリコン窒化膜で形成するのが望まし
い。
【００４４】図１９を参照すると、化学機械的研磨阻止
膜１１７及び第１導電膜１１５を連続的にパターニング
して高電圧トランジスタ領域ａ及びセルアレイ領域ｂに
各々少なくとも一つの第１パッドパターン及び第２パッ
ドパターンを形成する。第１パッドパターンは高電圧ト
ランジスタ領域ａの所定領域上に順次に積層された第１
導電膜パターン１１５ａ及び化学機械的研磨阻止膜パタ
ーン１１７ａで構成される。これと同様に、第２パッド
パターンはセルアレイ領域ｂの所定領域上に順次に積層
された第１導電膜パターン１１５ｂ及び化学機械的研磨
阻止膜パターン１１７ｂで構成される。
膜１１７及び第１導電膜１１５を連続的にパターニング
して高電圧トランジスタ領域ａ及びセルアレイ領域ｂに
各々少なくとも一つの第１パッドパターン及び第２パッ
ドパターンを形成する。第１パッドパターンは高電圧ト
ランジスタ領域ａの所定領域上に順次に積層された第１
導電膜パターン１１５ａ及び化学機械的研磨阻止膜パタ
ーン１１７ａで構成される。これと同様に、第２パッド
パターンはセルアレイ領域ｂの所定領域上に順次に積層
された第１導電膜パターン１１５ｂ及び化学機械的研磨
阻止膜パターン１１７ｂで構成される。
【００４５】化学機械的研磨阻止膜パターン１１７ａ、
１１７ｂをエッチングマスクとして使用してゲート絶縁
膜１１１ａ、１１３を乾式エッチングして半導体基板１
０１を露出させる。続けて、露出された半導体基板１０
１を乾式エッチングして高電圧トランジスタ領域ａ及び
セルアレイ領域ｂに各々少なくとも一つの第１活性領域
１ａ及び少なくとも一つの第２活性領域１ｂを限定する
素子分離領域１１９、即ちトレンチ領域を形成する。
１１７ｂをエッチングマスクとして使用してゲート絶縁
膜１１１ａ、１１３を乾式エッチングして半導体基板１
０１を露出させる。続けて、露出された半導体基板１０
１を乾式エッチングして高電圧トランジスタ領域ａ及び
セルアレイ領域ｂに各々少なくとも一つの第１活性領域
１ａ及び少なくとも一つの第２活性領域１ｂを限定する
素子分離領域１１９、即ちトレンチ領域を形成する。
【００４６】トレンチ領域が形成された結果物を熱酸化
させてトレンチ領域の側壁及び底に熱酸化膜１２１ａを
形成する。この際、第１導電膜パターン１１５ａ、１１
５ｂ、ポリシリコンパターンの側壁にも熱酸化膜１２１
ｂが形成される。熱酸化膜１２１ａ、１２１ｂはトレン
チ領域を形成する間半導体基板１０１に加えられたエッ
チング損傷を治癒するために形成することである。
させてトレンチ領域の側壁及び底に熱酸化膜１２１ａを
形成する。この際、第１導電膜パターン１１５ａ、１１
５ｂ、ポリシリコンパターンの側壁にも熱酸化膜１２１
ｂが形成される。熱酸化膜１２１ａ、１２１ｂはトレン
チ領域を形成する間半導体基板１０１に加えられたエッ
チング損傷を治癒するために形成することである。
【００４７】図２０を参照すると、阻止分離領域１１９
及び熱酸化膜１２１ａ、１２１ｂが形成された結果物全
面に素子分離領域１１９を充填する絶縁体膜を形成す
る。絶縁体膜は高密度プラズマ酸化膜に形成するのが望
ましい。高密度プラズマ工程は反復的に実施される蒸着
工程及びエッチング工程によりなる。従って、高密度プ
ラズマ工程は優秀なギャップ充填特性（ｇａｐ ｆｉｌ
ｌｉｎｇ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を示す。
又、絶縁体膜を高密度プラズマ酸化膜に形成すると、化
学機械的研磨阻止膜パターン１１７ａ、１１７ｂの側壁
が傾斜したプロファイルを示す。これは、高密度プラズ
マ工程途中に反復的に実施されるエッチング工程に起因
するためである。
及び熱酸化膜１２１ａ、１２１ｂが形成された結果物全
面に素子分離領域１１９を充填する絶縁体膜を形成す
る。絶縁体膜は高密度プラズマ酸化膜に形成するのが望
ましい。高密度プラズマ工程は反復的に実施される蒸着
工程及びエッチング工程によりなる。従って、高密度プ
ラズマ工程は優秀なギャップ充填特性（ｇａｐ ｆｉｌ
ｌｉｎｇ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を示す。
又、絶縁体膜を高密度プラズマ酸化膜に形成すると、化
学機械的研磨阻止膜パターン１１７ａ、１１７ｂの側壁
が傾斜したプロファイルを示す。これは、高密度プラズ
マ工程途中に反復的に実施されるエッチング工程に起因
するためである。
【００４８】化学機械的研磨阻止膜パターン１１７ａ、
１１７ｂが露出される時まで絶縁体膜は化学機械的研磨
工程を使用して平坦化させる。その結果、素子分離領域
１１９内に絶縁体膜パターン１２３が形成される。この
際、化学機械的研磨阻止膜パターン１１７ａの上部面か
ら第１ゲート絶縁膜１１１ａの上部面までの第１深さＴ
１’及び化学機械的研磨阻止膜パターン１１７ｂの上部
面から第２ゲート絶縁膜１１１ｂの上部面までの第２深
さＴ２’の間の差は従来技術に比べて顕著に減少され
る。これは、図１８に示されたように、第１ゲート絶縁
膜１１１ａの上部面及び第２ゲート絶縁膜１１３の上部
面の間の段差が従来技術に比べて小さいためである。一
番望ましくは、第１深さＴ１’は第２深さＴ２’と同一
であることである。
１１７ｂが露出される時まで絶縁体膜は化学機械的研磨
工程を使用して平坦化させる。その結果、素子分離領域
１１９内に絶縁体膜パターン１２３が形成される。この
際、化学機械的研磨阻止膜パターン１１７ａの上部面か
ら第１ゲート絶縁膜１１１ａの上部面までの第１深さＴ
１’及び化学機械的研磨阻止膜パターン１１７ｂの上部
面から第２ゲート絶縁膜１１１ｂの上部面までの第２深
さＴ２’の間の差は従来技術に比べて顕著に減少され
る。これは、図１８に示されたように、第１ゲート絶縁
膜１１１ａの上部面及び第２ゲート絶縁膜１１３の上部
面の間の段差が従来技術に比べて小さいためである。一
番望ましくは、第１深さＴ１’は第２深さＴ２’と同一
であることである。
【００４９】図２１を参照すると、化学機械的研磨阻止
膜パターン１１７ａ、１１７ｂを除去した後、絶縁体膜
パターン１２３をリセスさせて素子分離膜１２３ａを形
成する。この際、第１深さＴ１’が第２深さＴ２’より
浅ければ、絶縁体膜パターン１２３は第１深さＴ１’ほ
どエッチングするのが望ましい。これとは違って、第１
深さＴ１’が第２深さＴ２’より深ければ、絶縁体膜パ
ターン１２３は第２深さＴ２’程度にエッチングするの
が望ましい。結果的に、素子分離膜１２３ａは第１及び
第２ゲート絶縁膜１１１ａ、１１３の側壁全体を覆わな
ければならない。
膜パターン１１７ａ、１１７ｂを除去した後、絶縁体膜
パターン１２３をリセスさせて素子分離膜１２３ａを形
成する。この際、第１深さＴ１’が第２深さＴ２’より
浅ければ、絶縁体膜パターン１２３は第１深さＴ１’ほ
どエッチングするのが望ましい。これとは違って、第１
深さＴ１’が第２深さＴ２’より深ければ、絶縁体膜パ
ターン１２３は第２深さＴ２’程度にエッチングするの
が望ましい。結果的に、素子分離膜１２３ａは第１及び
第２ゲート絶縁膜１１１ａ、１１３の側壁全体を覆わな
ければならない。
【００５０】第１深さＴ１’及び第２深さＴ２’の間の
差が減少するほど絶縁体膜パターンをリセスさせる工程
に対する余裕度は従来技術に比べて増加する。例えば、
本発明による実施形態で第１深さＴ１’が第２深さＴ
２’と同一なら、絶縁体膜パターン１２３の最大リセス
限界（ｍａｘｉｍｕｍ ｒｅｃｅｓｓｉｎｇ ｌｉｍｉ
ｔ）は“第１深さＴ１’”又は“第２深さＴ２’”であ
る。これに反して、図５に示されたように、従来の技術
による絶縁体膜パターン２７の最大リセス限界は第１深
さＴ１である。ここで、図５の第１深さＴ１は本発明の
第１深さＴ１’又は第２深さＴ２’より浅い。これは、
図５の化学機械的研磨阻止膜パターン２１ａ’の厚みが
第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の厚み
差に起因して化学機械的研磨工程を実施する間減少され
るためである。
差が減少するほど絶縁体膜パターンをリセスさせる工程
に対する余裕度は従来技術に比べて増加する。例えば、
本発明による実施形態で第１深さＴ１’が第２深さＴ
２’と同一なら、絶縁体膜パターン１２３の最大リセス
限界（ｍａｘｉｍｕｍ ｒｅｃｅｓｓｉｎｇ ｌｉｍｉ
ｔ）は“第１深さＴ１’”又は“第２深さＴ２’”であ
る。これに反して、図５に示されたように、従来の技術
による絶縁体膜パターン２７の最大リセス限界は第１深
さＴ１である。ここで、図５の第１深さＴ１は本発明の
第１深さＴ１’又は第２深さＴ２’より浅い。これは、
図５の化学機械的研磨阻止膜パターン２１ａ’の厚みが
第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の厚み
差に起因して化学機械的研磨工程を実施する間減少され
るためである。
【００５１】素子分離膜１２３ａが形成された結果物全
面に第２導電膜１２５、例えばドーピングされたポリシ
リコン膜を形成する。第２導電膜１２５が形成された結
果物上に図１の浮遊ゲート隔離パターン３が描かれたフ
ォトマスクを使用して第２フォトレジストパターン１２
７を形成する。第２フォトレジストパターン１２７は図
２１に示されたように高電圧トランジスタ領域ａの全面
と、セルアレイ領域ｂの第２活性領域１ｂを覆う。
面に第２導電膜１２５、例えばドーピングされたポリシ
リコン膜を形成する。第２導電膜１２５が形成された結
果物上に図１の浮遊ゲート隔離パターン３が描かれたフ
ォトマスクを使用して第２フォトレジストパターン１２
７を形成する。第２フォトレジストパターン１２７は図
２１に示されたように高電圧トランジスタ領域ａの全面
と、セルアレイ領域ｂの第２活性領域１ｂを覆う。
【００５２】図２２を参照すると、第２フォトレジスト
パターン１２７をエッチングマスクとして使用して第２
導電膜をエッチングして高電圧トランジスタ領域ａの全
面を覆う第２導電膜パターン１２５ａ及び第２活性領域
１ｂを覆う第２導電膜パターン１２５ｂを形成する。続
けて、第２フォトレジストパターン１２７を除去する。
第２フォトレジストパターン１２７が除去された結果物
全面にゲート層間絶縁膜１２９及び第３導電膜１３１を
順次に形成する。ゲート層間絶縁膜１２９は酸化膜又は
シリコン窒化膜を含む多層誘電体膜で形成する。多層誘
電体膜としてはＮ／Ｏ膜又はＯ／Ｎ／Ｏ膜が広く使用さ
れる。又、第３導電膜１３１はドーピングされたポリシ
リコン膜又は耐化性金属ポリサイド膜で形成する。耐化
性金属ポリサイド膜としてはタングステンポリサイド
膜、チタンポリサイド膜又はタンタルポリサイド膜等が
広く使用される。
パターン１２７をエッチングマスクとして使用して第２
導電膜をエッチングして高電圧トランジスタ領域ａの全
面を覆う第２導電膜パターン１２５ａ及び第２活性領域
１ｂを覆う第２導電膜パターン１２５ｂを形成する。続
けて、第２フォトレジストパターン１２７を除去する。
第２フォトレジストパターン１２７が除去された結果物
全面にゲート層間絶縁膜１２９及び第３導電膜１３１を
順次に形成する。ゲート層間絶縁膜１２９は酸化膜又は
シリコン窒化膜を含む多層誘電体膜で形成する。多層誘
電体膜としてはＮ／Ｏ膜又はＯ／Ｎ／Ｏ膜が広く使用さ
れる。又、第３導電膜１３１はドーピングされたポリシ
リコン膜又は耐化性金属ポリサイド膜で形成する。耐化
性金属ポリサイド膜としてはタングステンポリサイド
膜、チタンポリサイド膜又はタンタルポリサイド膜等が
広く使用される。
【００５３】一方、図示しないが、第２ゲート絶縁膜１
１３と同一な厚みのゲート絶縁膜を使用する低電圧トラ
ンジスタ領域の全面は高電圧トランジスタ領域ａと同様
に第２フォトレジストパターン１２７により覆われる。
結果的に、第２フォトレジストパターン１２７はただセ
ルアレイ領域ｂの第２導電膜１２５をパターニングする
ために形成される。
１３と同一な厚みのゲート絶縁膜を使用する低電圧トラ
ンジスタ領域の全面は高電圧トランジスタ領域ａと同様
に第２フォトレジストパターン１２７により覆われる。
結果的に、第２フォトレジストパターン１２７はただセ
ルアレイ領域ｂの第２導電膜１２５をパターニングする
ために形成される。
【００５４】図２３（Ａ）及び図２３（Ｂ）を参照する
と、第３導電膜１３１、ゲート層間絶縁膜１２９、第２
導電膜パターン１２５ａ、１２５ｂ及び第１導電膜パタ
ーン１１５ａ、１１５ｂを連続的にパターニングして第
１活性領域１ａを横切る第１ゲートパターンＧＰ１及び
第２活性領域１ｂを横切る第２ゲートパターンＧＰ２を
形成する。従って、第１ゲートパターンＧＰ１は順次に
積層された第１ゲート電極１２６ａ、第１ゲート層間絶
縁膜１２９ａ及び第１ダミーゲート電極１３１ａで構成
される。ここで、第１ゲート電極１２６ａは第１ゲート
絶縁膜１１１ａの所定領域上に残存する第１導電膜パタ
ーンの一部分１１５ａ’及び第１導電膜パターンの一部
分１１５ａ’を覆う第２導電膜パターンの一部分１２５
ａ’で構成される。
と、第３導電膜１３１、ゲート層間絶縁膜１２９、第２
導電膜パターン１２５ａ、１２５ｂ及び第１導電膜パタ
ーン１１５ａ、１１５ｂを連続的にパターニングして第
１活性領域１ａを横切る第１ゲートパターンＧＰ１及び
第２活性領域１ｂを横切る第２ゲートパターンＧＰ２を
形成する。従って、第１ゲートパターンＧＰ１は順次に
積層された第１ゲート電極１２６ａ、第１ゲート層間絶
縁膜１２９ａ及び第１ダミーゲート電極１３１ａで構成
される。ここで、第１ゲート電極１２６ａは第１ゲート
絶縁膜１１１ａの所定領域上に残存する第１導電膜パタ
ーンの一部分１１５ａ’及び第１導電膜パターンの一部
分１１５ａ’を覆う第２導電膜パターンの一部分１２５
ａ’で構成される。
【００５５】又、第２ゲートパターンＧＰ２は順次に積
層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜１２９
ｂ及び制御ゲート電極ＣＧで構成される。ここで、浮遊
ゲートＦＧは第２ゲート絶縁膜１１３の所定領域上に残
存する第１導電膜パターンの一部分１１５ｂ’及び第１
導電膜パターンの一部分１１５ｂ’を覆う第２導電膜パ
ターンの一部分１２５ｂ’で構成される。
層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜１２９
ｂ及び制御ゲート電極ＣＧで構成される。ここで、浮遊
ゲートＦＧは第２ゲート絶縁膜１１３の所定領域上に残
存する第１導電膜パターンの一部分１１５ｂ’及び第１
導電膜パターンの一部分１１５ｂ’を覆う第２導電膜パ
ターンの一部分１２５ｂ’で構成される。
【００５６】一方、低電圧トランジスタ領域に形成され
るゲートパターンは第１ゲートパターンＧＰ１と同一な
構造を有する。さらに詳しく、低電圧トランジスタ領域
のゲートパターンは順次に積層されたゲート電極、ゲー
ト層間絶縁膜及びダミーゲート電極で構成される。前述
したように、第１ゲート絶縁膜１１１ａの上部面及び第
２ゲート絶縁膜１１３の上部面の段差を減少させると、
絶縁体膜パターン１２３の最大リセス限界が増加する。
従って、図２３（Ｂ）に示すように、第１及び第２ゲー
ト絶縁膜１１１ａ、１１３の不良が防止できる工程余裕
度を増加させ得る。又、第１導電膜パターン（図１９の
１１５ａ及び１１５ｂ）の側壁が傾斜したプロファイル
を示しても、図２３（Ａ）に示すように、第１及び第２
ゲートパターンＧＰ１、ＧＰ２両側の活性領域１ａ、１
ｂの上部に第１導電膜パターン１１５ａ、１１５ｂの残
余物、即ちストリンガが残存しない。結果的に、本発明
の実施形態は第１及び第２ゲート絶縁膜の特性劣化は勿
論ストリンガの発生を抑制させ得る最適の工程条件を提
供する。
るゲートパターンは第１ゲートパターンＧＰ１と同一な
構造を有する。さらに詳しく、低電圧トランジスタ領域
のゲートパターンは順次に積層されたゲート電極、ゲー
ト層間絶縁膜及びダミーゲート電極で構成される。前述
したように、第１ゲート絶縁膜１１１ａの上部面及び第
２ゲート絶縁膜１１３の上部面の段差を減少させると、
絶縁体膜パターン１２３の最大リセス限界が増加する。
従って、図２３（Ｂ）に示すように、第１及び第２ゲー
ト絶縁膜１１１ａ、１１３の不良が防止できる工程余裕
度を増加させ得る。又、第１導電膜パターン（図１９の
１１５ａ及び１１５ｂ）の側壁が傾斜したプロファイル
を示しても、図２３（Ａ）に示すように、第１及び第２
ゲートパターンＧＰ１、ＧＰ２両側の活性領域１ａ、１
ｂの上部に第１導電膜パターン１１５ａ、１１５ｂの残
余物、即ちストリンガが残存しない。結果的に、本発明
の実施形態は第１及び第２ゲート絶縁膜の特性劣化は勿
論ストリンガの発生を抑制させ得る最適の工程条件を提
供する。
【００５７】図２４乃至図３１は、本発明の他の実施形
態による半導体素子の製造方法を説明するための断面図
である。ここで、図３１（Ａ）は図１のＩ−Ｉによる断
面図であり、図３２（Ｂ）は図１のII−IIによる断面図
である。又、各図において、参照符号“ａ”及び“ｂ”
で表示した部分は各々高電圧トランジスタ領域及びセル
アレイ領域を示す。
態による半導体素子の製造方法を説明するための断面図
である。ここで、図３１（Ａ）は図１のＩ−Ｉによる断
面図であり、図３２（Ｂ）は図１のII−IIによる断面図
である。又、各図において、参照符号“ａ”及び“ｂ”
で表示した部分は各々高電圧トランジスタ領域及びセル
アレイ領域を示す。
【００５８】図２４を参照すると、半導体基板２０１、
例えば、シリコン基板上に１００Å乃至２００Åのパッ
ド酸化膜及び５００Å乃至１０００Åのパッド窒化膜を
順次に形成する。パッド窒化膜及びパッド酸化膜を連続
的にパターニングして高電圧トランジスタ領域ａ及びセ
ルアレイ領域ｂに各々少なくとも一つのパッドパターン
２０６を形成する。各パッドパターン２０６は順次に積
層されたパッド酸化膜パターン２０３及びパッド窒化膜
パターン２０５で構成される。パッドパターン２０６を
エッチングマスクとして使用して半導体基板２０１をエ
ッチングして高電圧トランジスタ領域ａ及びセルアレイ
領域ｂに各々少なくとも一つの第１活性領域１ａ及び少
なくとも一つの第２活性領域１ｂを限定する素子分離領
域２０７、即ちトレンチ領域を形成する。トレンチ領域
が形成された結果物を熱酸化させてトレンチ領域の側壁
及び底に熱酸化膜２０９を形成する。熱酸化工程はトレ
ンチ領域を形成するための乾式エッチング工程を実施す
る間半導体基板に加えられたエッチング損傷を治癒する
ために実施する。
例えば、シリコン基板上に１００Å乃至２００Åのパッ
ド酸化膜及び５００Å乃至１０００Åのパッド窒化膜を
順次に形成する。パッド窒化膜及びパッド酸化膜を連続
的にパターニングして高電圧トランジスタ領域ａ及びセ
ルアレイ領域ｂに各々少なくとも一つのパッドパターン
２０６を形成する。各パッドパターン２０６は順次に積
層されたパッド酸化膜パターン２０３及びパッド窒化膜
パターン２０５で構成される。パッドパターン２０６を
エッチングマスクとして使用して半導体基板２０１をエ
ッチングして高電圧トランジスタ領域ａ及びセルアレイ
領域ｂに各々少なくとも一つの第１活性領域１ａ及び少
なくとも一つの第２活性領域１ｂを限定する素子分離領
域２０７、即ちトレンチ領域を形成する。トレンチ領域
が形成された結果物を熱酸化させてトレンチ領域の側壁
及び底に熱酸化膜２０９を形成する。熱酸化工程はトレ
ンチ領域を形成するための乾式エッチング工程を実施す
る間半導体基板に加えられたエッチング損傷を治癒する
ために実施する。
【００５９】図２５を参照すると、素子分離領域２０７
が形成された結果物全面に素子分離領域２０７を充填す
る絶縁体膜を形成する。絶縁体膜は段差塗布性が優秀な
ＣＶＤ酸化膜で形成する。絶縁体膜は本発明の一実施形
態と同一な方法で形成することもできる。パッド窒化膜
パターン２０５が露出される時まで絶縁体膜を平坦化さ
せて素子分離領域２０７内に絶縁体膜パターン２１１を
形成する。平坦化工程は化学機械的研磨工程を使用して
実施することが望ましい。絶縁体膜パターン２１１が形
成された結果物上に第１活性領域１ａの上部のパッド窒
化膜パターン２０５を露出させる第１フォトレジストパ
ターン２１３を形成する。
が形成された結果物全面に素子分離領域２０７を充填す
る絶縁体膜を形成する。絶縁体膜は段差塗布性が優秀な
ＣＶＤ酸化膜で形成する。絶縁体膜は本発明の一実施形
態と同一な方法で形成することもできる。パッド窒化膜
パターン２０５が露出される時まで絶縁体膜を平坦化さ
せて素子分離領域２０７内に絶縁体膜パターン２１１を
形成する。平坦化工程は化学機械的研磨工程を使用して
実施することが望ましい。絶縁体膜パターン２１１が形
成された結果物上に第１活性領域１ａの上部のパッド窒
化膜パターン２０５を露出させる第１フォトレジストパ
ターン２１３を形成する。
【００６０】図２６を参照すると、第１フォトレジスト
パターン２１３により露出されたパッド窒化膜パターン
２０５は燐酸溶液を使用して選択的に除去する。第１フ
ォトレジストパターン２１３を除去する。続けて、第１
活性領域１ａ上のパッド酸化膜パターン２０３は酸化膜
エッチング溶液を使用して除去して第１活性領域１ａを
露出させる。この際、絶縁体膜パターン２１１の一部が
エッチングされて絶縁体膜パターン２１１の表面が低く
なる。又、第１活性領域１ａの縁部と接する絶縁体膜パ
ターン２１１がエッチングされて第１リセスされた領域
Ｒ１が形成される。これは、パッド酸化膜パターン２０
３を完全に除去するために過度エッチングを実施するた
めである。しかし、過度エッチングはパッド酸化膜パタ
ーン２０３の厚さの５０％以下に該当する厚さをタ−ゲ
ットで実施されるため第１リセスされた領域Ｒ１の深さ
は非常に浅い。
パターン２１３により露出されたパッド窒化膜パターン
２０５は燐酸溶液を使用して選択的に除去する。第１フ
ォトレジストパターン２１３を除去する。続けて、第１
活性領域１ａ上のパッド酸化膜パターン２０３は酸化膜
エッチング溶液を使用して除去して第１活性領域１ａを
露出させる。この際、絶縁体膜パターン２１１の一部が
エッチングされて絶縁体膜パターン２１１の表面が低く
なる。又、第１活性領域１ａの縁部と接する絶縁体膜パ
ターン２１１がエッチングされて第１リセスされた領域
Ｒ１が形成される。これは、パッド酸化膜パターン２０
３を完全に除去するために過度エッチングを実施するた
めである。しかし、過度エッチングはパッド酸化膜パタ
ーン２０３の厚さの５０％以下に該当する厚さをタ−ゲ
ットで実施されるため第１リセスされた領域Ｒ１の深さ
は非常に浅い。
【００６１】図２７を参照すると、第１活性領域１ａが
露出された結果物を熱酸化させて第１活性領域１ａの表
面に第１ゲート絶縁膜２１５、即ち第１ゲート酸化膜を
形成する。第１ゲート絶縁膜２１５はフラッシュメモリ
素子のプログラム電圧及び消去電圧により駆動される高
電圧トランジスタのゲート絶縁膜として使用されるため
少なくとも３００Åより厚膜に形成しなければならな
い。望ましくは、第１ゲート絶縁膜２１５は後続工程で
リセスされる量を考慮して少なくとも５００Åより厚く
形成する。この際、第１ゲート絶縁膜２１５は熱酸化工
程により形成されるため第１ゲート絶縁膜２１５の下部
面は第２活性領域１ｂの表面より低い。言い換えれば、
第１ゲート絶縁膜２１５を形成するために熱酸化工程を
実施すると、第１活性領域１ａの表面は低くなる。例え
ば、第１ゲート絶縁膜２１５を５００Åの熱酸化膜に形
成すると、第１活性領域１ａ及び第２活性領域１ｂの間
に約２００Å乃至２５０Åの段差Ｄが形成される。ここ
で、段差Ｄは後続工程で最終的に形成される第１ゲート
絶縁膜及び第２ゲート絶縁膜の厚み差と同一なことが一
番望ましい。
露出された結果物を熱酸化させて第１活性領域１ａの表
面に第１ゲート絶縁膜２１５、即ち第１ゲート酸化膜を
形成する。第１ゲート絶縁膜２１５はフラッシュメモリ
素子のプログラム電圧及び消去電圧により駆動される高
電圧トランジスタのゲート絶縁膜として使用されるため
少なくとも３００Åより厚膜に形成しなければならな
い。望ましくは、第１ゲート絶縁膜２１５は後続工程で
リセスされる量を考慮して少なくとも５００Åより厚く
形成する。この際、第１ゲート絶縁膜２１５は熱酸化工
程により形成されるため第１ゲート絶縁膜２１５の下部
面は第２活性領域１ｂの表面より低い。言い換えれば、
第１ゲート絶縁膜２１５を形成するために熱酸化工程を
実施すると、第１活性領域１ａの表面は低くなる。例え
ば、第１ゲート絶縁膜２１５を５００Åの熱酸化膜に形
成すると、第１活性領域１ａ及び第２活性領域１ｂの間
に約２００Å乃至２５０Åの段差Ｄが形成される。ここ
で、段差Ｄは後続工程で最終的に形成される第１ゲート
絶縁膜及び第２ゲート絶縁膜の厚み差と同一なことが一
番望ましい。
【００６２】一番望ましくは、第１ゲート絶縁膜２１５
は第１活性領域１ａの表面に熱酸化膜を形成した後、熱
酸化膜を適切にリセスさせて形成する。この際、第１活
性領域１ａ上に残存する第１ゲート絶縁膜２１５の表面
Ｈは第２活性領域１ｂの表面より高いことが望ましい。
又、熱酸化膜をリセスさせると、絶縁体膜パターン２１
１の表面も低くなる。
は第１活性領域１ａの表面に熱酸化膜を形成した後、熱
酸化膜を適切にリセスさせて形成する。この際、第１活
性領域１ａ上に残存する第１ゲート絶縁膜２１５の表面
Ｈは第２活性領域１ｂの表面より高いことが望ましい。
又、熱酸化膜をリセスさせると、絶縁体膜パターン２１
１の表面も低くなる。
【００６３】図２８を参照すると、第２活性領域１ｂの
上部のパッド窒化膜パターン２０５及びその下のパッド
酸化膜パターン２０３を順次に除去して第２活性領域１
ｂを露出させる。この際、第１活性領域１ａ上に所望の
厚さＥを有する第１ゲート絶縁膜２１５ａが形成され、
トレンチ領域内に素子分離膜２１１ａが形成される。第
１ゲート絶縁膜２１５ａの表面はやはり第２活性領域１
ｂの表面より高いことが望ましい。又、第２活性領域１
ｂ上のパッド酸化膜パターン２０３を除去すると、第２
活性領域１ｂの縁部と接する絶縁体膜パターン２１１が
エッチングされて第２リセスされた領域Ｒ２が形成され
る。第２リセスされた領域Ｒ２やはり第１リセスされた
領域Ｒ２が形成される。第２リセスされた領域Ｒ２やは
り第１リセスされた領域Ｒ１と同様に浅い深さを有す
る。特に、第２リセスされた領域Ｒ２の深さは可能な浅
いことが望ましい。
上部のパッド窒化膜パターン２０５及びその下のパッド
酸化膜パターン２０３を順次に除去して第２活性領域１
ｂを露出させる。この際、第１活性領域１ａ上に所望の
厚さＥを有する第１ゲート絶縁膜２１５ａが形成され、
トレンチ領域内に素子分離膜２１１ａが形成される。第
１ゲート絶縁膜２１５ａの表面はやはり第２活性領域１
ｂの表面より高いことが望ましい。又、第２活性領域１
ｂ上のパッド酸化膜パターン２０３を除去すると、第２
活性領域１ｂの縁部と接する絶縁体膜パターン２１１が
エッチングされて第２リセスされた領域Ｒ２が形成され
る。第２リセスされた領域Ｒ２やはり第１リセスされた
領域Ｒ２が形成される。第２リセスされた領域Ｒ２やは
り第１リセスされた領域Ｒ１と同様に浅い深さを有す
る。特に、第２リセスされた領域Ｒ２の深さは可能な浅
いことが望ましい。
【００６４】図２９を参照すると、第２活性領域１ｂが
露出された結果物を熱酸化させて第２活性領域１ｂの表
面に第２ゲート絶縁膜２１７、即ちトンネル酸化膜を形
成する。トンネル酸化膜は８０Åの以下の厚さで形成す
る。この際、第２ゲート絶縁膜２１７の上部面から第１
活性領域１ａの表面までの段差Ｄ’は第１ゲート絶縁膜
２１５ａの厚みと同一なことが一番望ましい。言い換え
れば、第１ゲート絶縁膜２１５ａの上部面は第２ゲート
絶縁膜２１７の上部面と同一な高さを有することが一番
望ましい。
露出された結果物を熱酸化させて第２活性領域１ｂの表
面に第２ゲート絶縁膜２１７、即ちトンネル酸化膜を形
成する。トンネル酸化膜は８０Åの以下の厚さで形成す
る。この際、第２ゲート絶縁膜２１７の上部面から第１
活性領域１ａの表面までの段差Ｄ’は第１ゲート絶縁膜
２１５ａの厚みと同一なことが一番望ましい。言い換え
れば、第１ゲート絶縁膜２１５ａの上部面は第２ゲート
絶縁膜２１７の上部面と同一な高さを有することが一番
望ましい。
【００６５】第２ゲート絶縁膜２１７が形成された結果
物全面に第１導電膜２１９を形成する。第１導電膜２１
９はドーピングされたポリシリコン膜で形成するのが望
ましい。第１導電膜２１９上に高電圧トランジスタ領域
ａの全面及び第２活性領域１ｂを覆う第２フォトレジス
トパターン２２１を形成する。図３０を参照すると、第
２フォトレジストパターン２２１をエッチングマスクと
して使用して第１導電膜２１９をエッチングして高電圧
トランジスタ領域ａの全面を覆う第１導電膜パターン２
１９ａ及び第２活性領域１ｂを覆う第１導電膜パターン
２１９ｂを形成する。第２フォトレジストパターン２２
１を除去する。
物全面に第１導電膜２１９を形成する。第１導電膜２１
９はドーピングされたポリシリコン膜で形成するのが望
ましい。第１導電膜２１９上に高電圧トランジスタ領域
ａの全面及び第２活性領域１ｂを覆う第２フォトレジス
トパターン２２１を形成する。図３０を参照すると、第
２フォトレジストパターン２２１をエッチングマスクと
して使用して第１導電膜２１９をエッチングして高電圧
トランジスタ領域ａの全面を覆う第１導電膜パターン２
１９ａ及び第２活性領域１ｂを覆う第１導電膜パターン
２１９ｂを形成する。第２フォトレジストパターン２２
１を除去する。
【００６６】一方、図示しないが、第２ゲート絶縁膜２
１７と同一な厚さのゲート絶縁膜を使用する低電圧トラ
ンジスタ領域の全面は高電圧トランジスタ領域ａと同様
に第２フォトレジストパターン２２１により覆われる。
結果的に、第２フォトレジストパターン２２１は単にセ
ルアレイ領域ｂの第１導電膜２１９のみをパターニング
するために形成される。
１７と同一な厚さのゲート絶縁膜を使用する低電圧トラ
ンジスタ領域の全面は高電圧トランジスタ領域ａと同様
に第２フォトレジストパターン２２１により覆われる。
結果的に、第２フォトレジストパターン２２１は単にセ
ルアレイ領域ｂの第１導電膜２１９のみをパターニング
するために形成される。
【００６７】第２フォトレジストパターン２２１が除去
された結果物の全面にゲート層間絶縁膜２２３及び第２
導電膜２２５を順次に形成する。ゲート層間絶縁膜２２
３は本発明の一実施形態のゲート層間絶縁膜１２９と同
一な物質膜で形成する。又、第２導電膜２２５は本発明
の一実施形態の第３導電膜１３１と同一な物質膜で形成
する。
された結果物の全面にゲート層間絶縁膜２２３及び第２
導電膜２２５を順次に形成する。ゲート層間絶縁膜２２
３は本発明の一実施形態のゲート層間絶縁膜１２９と同
一な物質膜で形成する。又、第２導電膜２２５は本発明
の一実施形態の第３導電膜１３１と同一な物質膜で形成
する。
【００６８】図３１（Ａ）及び図３１（Ｂ）を参照する
と、第２導電膜２２５及び第１導電膜パターン２１９
ａ、２１９ｂを連続的にパターニングして第１活性領域
１ａを横切る第１ゲートパターンＧＰ１及び第２活性領
域１ｂを横切る第２ゲートパターンＧＰ２を形成する。
従って、第１ゲートパターンＧＰ１は順次に積層された
第１ゲート電極２１９ａ’、第１ゲート層間絶縁膜２２
３ａ及び第１ダミーゲート電極２２５ａで構成される。
これと同様に、第２ゲートパターンＧＰ２は順次に積層
された浮遊ゲートＦＧ、第２ゲート層間絶縁膜２２３ｂ
及び制御ゲート電極ＣＧで構成される。この際、低電圧
トランジスタ領域には第１ゲートパターンＧＰ１と同一
な構造を有するゲートパターンが形成される。言い換え
れば、低電圧トランジスタ領域のゲートパターンは順次
に積層されたゲート電極、ゲート層間絶縁膜及びダミー
ゲート電極で構成される。
と、第２導電膜２２５及び第１導電膜パターン２１９
ａ、２１９ｂを連続的にパターニングして第１活性領域
１ａを横切る第１ゲートパターンＧＰ１及び第２活性領
域１ｂを横切る第２ゲートパターンＧＰ２を形成する。
従って、第１ゲートパターンＧＰ１は順次に積層された
第１ゲート電極２１９ａ’、第１ゲート層間絶縁膜２２
３ａ及び第１ダミーゲート電極２２５ａで構成される。
これと同様に、第２ゲートパターンＧＰ２は順次に積層
された浮遊ゲートＦＧ、第２ゲート層間絶縁膜２２３ｂ
及び制御ゲート電極ＣＧで構成される。この際、低電圧
トランジスタ領域には第１ゲートパターンＧＰ１と同一
な構造を有するゲートパターンが形成される。言い換え
れば、低電圧トランジスタ領域のゲートパターンは順次
に積層されたゲート電極、ゲート層間絶縁膜及びダミー
ゲート電極で構成される。
【００６９】一方、図３１（Ａ）に示すように、第１ゲ
ートパターンＧＰ１の両側の第１活性領域１ａ及び第２
ゲートパターンＧＰ２の両側の第２活性領域１ｂの上部
にストリンガが形成されない。これは、本発明の他の実
施形態では傾斜した側壁プロファイルを有する第１導電
膜パターンの残余物（図１９の１１５ａ及び１１５ｂ）
が形成されないためである。又、絶縁体膜パターン２１
１を選択的に精密にリセスさせるための別途の工程が要
求されない。
ートパターンＧＰ１の両側の第１活性領域１ａ及び第２
ゲートパターンＧＰ２の両側の第２活性領域１ｂの上部
にストリンガが形成されない。これは、本発明の他の実
施形態では傾斜した側壁プロファイルを有する第１導電
膜パターンの残余物（図１９の１１５ａ及び１１５ｂ）
が形成されないためである。又、絶縁体膜パターン２１
１を選択的に精密にリセスさせるための別途の工程が要
求されない。
【００７０】
【発明の効果】前述したように本発明によると、第１ゲ
ート絶縁膜の上部面及び第１ゲート絶縁膜より浅い第２
ゲート絶縁膜の上部面の間の段差を最小化させ得る。こ
れにより、自己整列トレンチ素子分離技術を使用するフ
ラッシュメモリ素子の絶縁体膜パターンをリセスさせる
工程に対する余裕度を増加させ得ることは勿論、ゲート
パターンの間の活性領域上にストリンガが形成されるこ
とが防止できる。
ート絶縁膜の上部面及び第１ゲート絶縁膜より浅い第２
ゲート絶縁膜の上部面の間の段差を最小化させ得る。こ
れにより、自己整列トレンチ素子分離技術を使用するフ
ラッシュメモリ素子の絶縁体膜パターンをリセスさせる
工程に対する余裕度を増加させ得ることは勿論、ゲート
パターンの間の活性領域上にストリンガが形成されるこ
とが防止できる。
【００７１】又、本発明によると、一般的なトレンチ素
子分離技術を使用して第１及び第２活性領域を限定する
素子分離膜を形成した後、第１活性領域及び第２活性領
域に各々高電圧トランジスタ用ゲート絶縁膜及びセルト
ランジスタ用トンネル酸化膜はフォトレジスト膜を使用
せず独立的に形成する。従って、第１及び第２ゲート絶
縁膜がフォトレジスト膜により汚染される現象が防止で
きるだけではなく、ゲート絶縁膜の厚さ減少及びストリ
ンガ発生に起因する工程不良が解決できる。
子分離技術を使用して第１及び第２活性領域を限定する
素子分離膜を形成した後、第１活性領域及び第２活性領
域に各々高電圧トランジスタ用ゲート絶縁膜及びセルト
ランジスタ用トンネル酸化膜はフォトレジスト膜を使用
せず独立的に形成する。従って、第１及び第２ゲート絶
縁膜がフォトレジスト膜により汚染される現象が防止で
きるだけではなく、ゲート絶縁膜の厚さ減少及びストリ
ンガ発生に起因する工程不良が解決できる。
【図１】一般的な多重ゲート絶縁膜を有する半導体素子
の一部分を示す平面図である。
の一部分を示す平面図である。
【図２】従来の多重ゲート絶縁膜を有する半導体素子の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図３】従来の多重ゲート絶縁膜を有する半導体素子の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図４】従来の多重ゲート絶縁膜を有する半導体素子の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図５】従来の多重ゲート絶縁膜を有する半導体素子の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図６】従来の多重ゲート絶縁膜を有する半導体素子の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図７】従来の多重ゲート絶縁膜を有する半導体素子の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図８】従来の多重ゲート絶縁膜を有する半導体素子の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図９】従来の多重ゲート絶縁膜を有する半導体素子の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１０】従来の多重ゲート絶縁膜を有する半導体素子
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１１】従来の多重ゲート絶縁膜を有する半導体素子
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１２】従来の多重ゲート絶縁膜を有する半導体素子
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１３】本発明の一実施形態による多重ゲート絶縁膜
を有する半導体素子の製造方法を説明するための断面図
である。
を有する半導体素子の製造方法を説明するための断面図
である。
【図１４】本発明の一実施形態による多重ゲート絶縁膜
を有する半導体素子の製造方法を説明するための断面図
である。
を有する半導体素子の製造方法を説明するための断面図
である。
【図１５】本発明の一実施形態による多重ゲート絶縁膜
を有する半導体素子の製造方法を説明するための断面図
である。
を有する半導体素子の製造方法を説明するための断面図
である。
【図１６】本発明の一実施形態による多重ゲート絶縁膜
を有する半導体素子の製造方法を説明するための断面図
である。
を有する半導体素子の製造方法を説明するための断面図
である。
【図１７】本発明の一実施形態による多重ゲート絶縁膜
を有する半導体素子の製造方法を説明するための断面図
である。
を有する半導体素子の製造方法を説明するための断面図
である。
【図１８】本発明の一実施形態による多重ゲート絶縁膜
を有する半導体素子の製造方法を説明するための断面図
である。
を有する半導体素子の製造方法を説明するための断面図
である。
【図１９】本発明の一実施形態による多重ゲート絶縁膜
を有する半導体素子の製造方法を説明するための断面図
である。
を有する半導体素子の製造方法を説明するための断面図
である。
【図２０】本発明の一実施形態による多重ゲート絶縁膜
を有する半導体素子の製造方法を説明するための断面図
である。
を有する半導体素子の製造方法を説明するための断面図
である。
【図２１】本発明の一実施形態による多重ゲート絶縁膜
を有する半導体素子の製造方法を説明するための断面図
である。
を有する半導体素子の製造方法を説明するための断面図
である。
【図２２】本発明の一実施形態による多重ゲート絶縁膜
を有する半導体素子の製造方法を説明するための断面図
である。
を有する半導体素子の製造方法を説明するための断面図
である。
【図２３】本発明の一実施形態による多重ゲート絶縁膜
を有する半導体素子の製造方法を説明するための断面図
である。
を有する半導体素子の製造方法を説明するための断面図
である。
【図２４】本発明の他の実施形態による多重ゲート絶縁
膜を有する半導体素子の製造方法を説明するための断面
図である。
膜を有する半導体素子の製造方法を説明するための断面
図である。
【図２５】本発明の他の実施形態による多重ゲート絶縁
膜を有する半導体素子の製造方法を説明するための断面
図である。
膜を有する半導体素子の製造方法を説明するための断面
図である。
【図２６】本発明の他の実施形態による多重ゲート絶縁
膜を有する半導体素子の製造方法を説明するための断面
図である。
膜を有する半導体素子の製造方法を説明するための断面
図である。
【図２７】本発明の他の実施形態による多重ゲート絶縁
膜を有する半導体素子の製造方法を説明するための断面
図である。
膜を有する半導体素子の製造方法を説明するための断面
図である。
【図２８】本発明の他の実施形態による多重ゲート絶縁
膜を有する半導体素子の製造方法を説明するための断面
図である。
膜を有する半導体素子の製造方法を説明するための断面
図である。
【図２９】本発明の他の実施形態による多重ゲート絶縁
膜を有する半導体素子の製造方法を説明するための断面
図である。
膜を有する半導体素子の製造方法を説明するための断面
図である。
【図３０】本発明の他の実施形態による多重ゲート絶縁
膜を有する半導体素子の製造方法を説明するための断面
図である。
膜を有する半導体素子の製造方法を説明するための断面
図である。
【図３１】本発明の他の実施形態による多重ゲート絶縁
膜を有する半導体素子の製造方法を説明するための断面
図である。
膜を有する半導体素子の製造方法を説明するための断面
図である。
【図３２】本発明による多重ゲート絶縁膜を有する半導
体素子を説明するための断面図である。
体素子を説明するための断面図である。
ａ 高電圧トランジスタ領域 ｂ セルアレイ領域 １ａ 第１活性領域 １ｂ 第２活性領域 ３０１ 半導体基板 ３０５ａ 第１ゲート絶縁膜 ３０５ｂ 第２ゲート絶縁膜 ３０７ 素子分離領域 ３０９ 素子分離膜 ３１１ 熱酸化膜 ３１３ａ 第１ゲート電極 ３１５ａ 第１ゲート層間絶縁膜 ３１５ｂ 第２ゲート層間絶縁膜 ３１７ａ 第１ダミーゲート電極 ＧＰ１ 第１ゲートパターン ＧＰ２ 第２ゲートパターン ＦＧ 浮遊ゲート ＣＧ 制御ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 凡洙 大韓民国京畿道龍仁市起興邑農西里山24番 地 (72)発明者 申 有哲 大韓民国京畿道水原市八達区霊通洞ワンゴ ルタウン住公アパート1308棟1102号 (72)発明者 朴 奎燦 大韓民国京畿道平澤市松炭地域獨谷洞464 番地ライフアパート３棟1106号
Claims (25)
- 【請求項１】 半導体基板の所定領域に限定され、前記
半導体基板の主表面より低表面を有する少なくとも一つ
の第１活性領域及び前記第１活性領域の表面より高表面
を有する少なくとも一つの第２活性領域で構成された複
数の活性領域と、 前記第１活性領域上に形成された第１ゲート絶縁膜と、 前記第２活性領域上に形成され、前記第１ゲート絶縁膜
より薄膜を有する第２ゲート絶縁膜と、 前記複数の活性領域間の半導体基板に形成され、前記第
１活性領域の表面より低い底を有する素子分離領域と、 前記素子分離領域を充填し、前記第１ゲート絶縁膜の側
壁全体及び前記第２ゲート絶縁膜の側壁全体を覆う素子
分離膜と、 を備えることを特徴とする半導体素子。 - 【請求項２】 前記第１ゲート絶縁膜の上部面及び前記
第２ゲート絶縁膜の上部面の段差は、前記第１ゲート絶
縁膜及び前記第２ゲート絶縁膜の厚み差の１／２より小
さいことを特徴とする請求項１に記載の半導体素子。 - 【請求項３】 前記素子分離膜の表面は、前記第１及び
第２ゲート絶縁膜のうち最高のゲート絶縁膜の上部面と
同等の高さを有することを特徴とする請求項２に記載の
半導体素子。 - 【請求項４】 前記素子分離領域は、トレンチ領域であ
ることを特徴とする請求項１に記載の半導体素子。 - 【請求項５】 前記第１活性領域を横切り、前記第１ゲ
ート絶縁膜の所定領域を覆う第１ゲートパターンと、 前記第２活性領域を横切り、前記第２ゲート絶縁膜の所
定領域を覆う第２ゲートパターンとを付加的に含むこと
を特徴とする請求項１に記載の半導体素子。 - 【請求項６】 前記第１ゲートパターンは、順次に積層
された第１ゲート電極、第１ゲート層間絶縁膜及び第１
ダミーゲート電極で構成されたことを特徴とする請求項
５に記載の半導体素子。 - 【請求項７】 前記第２ゲートパターンは、順次に積層
された第２ゲート電極、第２ゲート層間絶縁膜及び第２
ダミーゲート電極で構成されたことを特徴とする請求項
５に記載の半導体素子。 - 【請求項８】 前記第２ゲートパターンは、順次に積層
された浮遊ゲート、第２ゲート層間絶縁膜及び制御ゲー
ト電極で構成されたことを特徴とする請求項５に記載の
半導体素子。 - 【請求項９】 半導体基板の所定領域に前記半導体基板
の主表面より低い下部面を有する第１ゲート絶縁膜を形
成する段階と、 前記第１ゲート絶縁膜と隣接した半導体基板の主表面に
前記第１ゲート絶縁膜より薄く、前記第１ゲート絶縁膜
の下部面より高い下部面を有する第２ゲート絶縁膜を形
成する段階と、 前記第１及び第２ゲート絶縁膜が形成された結果物全面
に第１導電膜及び化学機械的研磨阻止膜を順次に形成す
る段階と、 前記化学機械的研磨阻止膜、前記第１導電膜、前記第１
及び第２ゲート絶縁膜及び前記半導体基板を連続的にパ
ターニングして前記第１ゲート絶縁膜の下部及び前記第
２ゲート絶縁膜の下部に各々第１及び第２活性領域を限
定するトレンチ領域を形成することと同時に前記各活性
領域の上部に順次に積層された第１導電膜パターン及び
化学機械的研磨阻止膜パターンを形成する段階と、 前記トレンチ領域内に絶縁体膜パターンを形成する段階
と、 前記化学機械的研磨阻止膜パターンを除去する段階と、 前記絶縁体膜パターンをリセスさせて素子分離膜を形成
する段階とを含み、 前記素子分離膜は前記第１及び第２ゲート絶縁膜の側壁
全体を覆うことを特徴とする半導体素子の製造方法。 - 【請求項１０】 前記第１及び第２ゲート絶縁膜を形成
する段階は、 前記半導体基板全面にパッド酸化膜及びパッド窒化膜を
順次に形成する段階と、 前記パッド窒化膜及び前記パッド酸化膜を連続的にパタ
ーニングして前記半導体基板の第１領域を露出させる段
階と、 前記パターニングされたパッド窒化膜を有する結果物を
熱酸化させて前記第１領域の表面に第１ゲート酸化膜を
形成する段階と、 前記パターニングされたパッド窒化膜及び前記パターニ
ングされたパッド酸化膜を除去して前記パターニングさ
れたパッド酸化膜により覆われた第２領域を露出させる
段階と、 前記パターニングされたパッド酸化膜が除去された結果
物を熱酸化させて前記第２領域の表面に前記第１ゲート
酸化膜より薄い第２ゲート酸化膜を形成する段階とを含
むことを特徴とする請求項９に記載の半導体素子の製造
方法。 - 【請求項１１】 前記第１導電膜は、ドーピングされた
ポリシリコン膜に形成することを特徴とする請求項９に
記載の半導体素子の製造方法。 - 【請求項１２】 前記化学機械的研磨阻止膜は、シリコ
ン窒化膜に形成することを特徴とする請求項９に記載の
半導体素子の製造方法。 - 【請求項１３】 前記絶縁体膜パターンを形成する段階
は、 前記トレンチ領域が形成された結果物全面に前記トレン
チ領域を充填する絶縁体膜を形成する段階と、 前記化学機械的研磨阻止膜パターンの上部表面が露出さ
れるまで前記絶縁体膜を平坦化させる段階とを含むこと
を特徴とする請求項９に記載の半導体素子の製造方法。 - 【請求項１４】 前記絶縁体膜を平坦化させる段階は、
化学機械的研磨工程を使用して実施されることを特徴と
する請求項１３に記載の半導体素子の製造方法。 - 【請求項１５】 前記絶縁体膜パターンをリセスさせる
段階は、前記各第１導電膜パターンの側壁が露出される
まで実施されることを特徴とする請求項９に記載の半導
体素子の製造方法。 - 【請求項１６】 前記第１活性領域を横切り、前記第１
ゲート絶縁膜上の前記第１導電膜パターンの一部を含む
第１ゲートパターンを形成する段階と、 前記第２活性領域を横切り、前記第２ゲート絶縁膜上の
前記第１導電膜パターンの一部を含む第２ゲートパター
ンを形成する段階とを付加的に含むことを特徴とする請
求項９に記載の半導体素子の製造方法。 - 【請求項１７】 前記第１及び第２ゲートパターンを形
成する段階は、 前記素子分離膜が形成された結果物全面に第２導電膜、
ゲート層間絶縁膜及び第３導電膜を順次に形成する段階
と、 前記第３導電膜、前記ゲート層間絶縁膜、前記第２導電
膜及び前記第１導電膜パターンを連続的にパターニング
し、前記第１ゲート絶縁膜の所定領域上に順次に積層さ
れた第１ゲート電極、第１ゲート層間絶縁膜及び第１ダ
ミーゲート電極を形成すると同時に前記第２ゲート絶縁
膜の所定領域上に順次に積層された第２ゲート電極、第
２ゲート層間絶縁膜及び第２ダミーゲート電極を形成す
る段階とを含むことを特徴とする請求項１６に記載の半
導体素子の製造方法。 - 【請求項１８】 前記第１及び第２ゲートパターンを形
成する段階は、 前記素子分離膜が形成された結果物全面に第２導電膜を
形成する段階と、 前記第２導電膜をパターニングして前記第２活性領域周
辺の前記素子分離膜を露出させる第２導電膜パターンを
形成する段階と、 前記第２導電膜パターンを有する結果物全面にゲート層
間絶縁膜及び第３導電膜を順次に形成する段階と、 前記第３導電膜、前記ゲート層間絶縁膜、前記第２導電
膜パターン及び前記第１導電膜パターンを連続的にパタ
ーニングし、前記第１ゲート絶縁膜の所定領域上に順次
に積層された第１ゲート電極、第１ゲート層間絶縁膜及
び第１ダミーゲート電極を形成すると同時に前記第２ゲ
ート絶縁膜の所定領域上に順次に積層された浮遊ゲー
ト、第２ゲート層間絶縁膜及び制御ゲート電極を形成す
る段階とを含むことを特徴とする請求項１６に記載の半
導体素子の製造方法。 - 【請求項１９】 半導体基板上に複数のパッドパターン
を形成する段階と、 前記パッドパターンをエッチングマスクとして使用して
前記半導体基板をエッチングして少なくとも一つの第１
活性領域及び少なくとも一つの第２活性領域を限定する
トレンチ領域を形成する段階と、 前記トレンチ領域を充填する絶縁体膜パターンを形成す
る段階と、 前記第１活性領域上の前記パッドパターンを除去して前
記第１活性領域を選択的に露出させる段階と、 前記第１活性領域の表面に前記第２活性領域の表面より
低い下部面を有する第１ゲート絶縁膜を形成する段階
と、 前記第２活性領域上の前記パッドパターンを除去して前
記第２活性領域を選択的に露出させる段階と、 前記第２活性領域の表面に前記第１ゲート絶縁膜より薄
く、前記第１ゲート絶縁膜の下部面より高い下部面を有
する第２ゲート絶縁膜を形成する段階と、 を含むことを特徴とする半導体素子の製造方法。 - 【請求項２０】 前記第１ゲート絶縁膜は、前記露出さ
れた第１活性領域表面を熱酸化させて形成することを特
徴とする請求項１９に記載の半導体素子の製造方法。 - 【請求項２１】 前記第１ゲート絶縁膜を形成する段階
は、 前記第１活性領域表面を熱酸化させて前記第１活性領域
上に第１厚みを有する熱酸化膜を形成する段階と、 前記熱酸化膜を湿式エッチングして前記第１厚さより薄
い第２厚みを有する熱酸化膜を形成する段階とを含むこ
とを特徴とする請求項１９に記載の半導体素子の製造方
法。 - 【請求項２２】 前記第２ゲート絶縁膜は、前記第２活
性領域表面を熱酸化させて形成することを特徴とする請
求項１９に記載の半導体素子の製造方法。 - 【請求項２３】 前記第１ゲート絶縁膜の所定領域上に
前記第１活性領域を横切る第１ゲートパターンを形成す
る段階と、 前記第２ゲート絶縁膜の所定領域上に前記第２活性領域
を横切る第２ゲートパターンを形成する段階とを付加的
に含むことを特徴とする請求項１９に記載の半導体素子
の製造方法。 - 【請求項２４】 前記第１及び第２ゲートパターンを形
成する段階は、 前記第１及び第２ゲート絶縁膜が形成された結果物全面
に第１導電膜、ゲート層間絶縁膜及び第２導電膜を順次
に形成する段階と、 前記第２導電膜、前記ゲート層間絶縁膜及び前記第１導
電膜を連続的にパターニングし、前記第１ゲート絶縁膜
の所定領域上に順次に積層された第１ゲート電極、第１
ゲート層間絶縁膜及び第１ダミーゲート電極を形成する
と同時に前記第２ゲート絶縁膜の所定領域上に順次に積
層された第２ゲート電極、第２ゲート層間絶縁膜及び第
２ダミーゲート電極を形成する段階とを含むことを特徴
とする請求項２３に記載の半導体素子の製造方法。 - 【請求項２５】 前記第１及び第２ゲートパターンを形
成する段階は、 前記第１及び第２ゲート絶縁膜が形成された結果物全面
に第１導電膜を形成する段階と、 前記第１導電膜をパターニングして前記第２活性領域周
辺の前記絶縁体膜パターンを露出させる第１導電膜パタ
ーンを形成する段階と、 前記第１導電膜パターンを有する結果物全面にゲート層
間絶縁膜及び第２導電膜を順次に形成する段階と、 前記第２導電膜、前記ゲート層間絶縁膜及び前記第１導
電膜パターンを連続的にパターニングし、前記第１ゲー
ト絶縁膜の所定領域上に順次に積層された第１ゲート電
極、第１ゲート層間絶縁膜及び第１ダミーゲート電極を
形成すると同時に前記第２ゲート絶縁膜の所定領域上に
順次に積層された浮遊ゲート、第２ゲート層間絶縁膜及
び制御ゲート電極を形成する段階とを含むことを特徴と
する請求項２３に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061929A KR100350055B1 (ko) | 1999-12-24 | 1999-12-24 | 다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법 |
| KR1999P61929 | 1999-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001203285A true JP2001203285A (ja) | 2001-07-27 |
| JP4570240B2 JP4570240B2 (ja) | 2010-10-27 |
Family
ID=19629489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000385231A Expired - Fee Related JP4570240B2 (ja) | 1999-12-24 | 2000-12-19 | 半導体素子及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6642105B2 (ja) |
| JP (1) | JP4570240B2 (ja) |
| KR (1) | KR100350055B1 (ja) |
| CN (1) | CN1177370C (ja) |
| TW (1) | TW460953B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844590B2 (en) | 2001-06-28 | 2005-01-18 | Kabushiki Kaisha Toshiba | Semiconductor device with trench isolation between two regions having different gate insulating films |
| JP2005072563A (ja) * | 2003-08-27 | 2005-03-17 | Hynix Semiconductor Inc | 半導体素子のゲート酸化膜形成方法 |
| JP2008187118A (ja) * | 2007-01-31 | 2008-08-14 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357692B1 (ko) * | 2000-10-27 | 2002-10-25 | 삼성전자 주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
| KR20020091982A (ko) * | 2001-06-01 | 2002-12-11 | 삼성전자 주식회사 | 얕은 트렌치 소자분리 구조를 가지는 비휘발성 메모리소자 및 그 제조방법 |
| US6531731B2 (en) * | 2001-06-15 | 2003-03-11 | Motorola, Inc. | Integration of two memory types on the same integrated circuit |
| US6952040B2 (en) * | 2001-06-29 | 2005-10-04 | Intel Corporation | Transistor structure and method of fabrication |
| KR100397176B1 (ko) * | 2001-07-26 | 2003-09-06 | 삼성전자주식회사 | 불휘발성 메모리 장치의 평탄화 방법 |
| US7067440B1 (en) | 2001-08-24 | 2006-06-27 | Novellus Systems, Inc. | Gap fill for high aspect ratio structures |
| JP3944013B2 (ja) * | 2002-07-09 | 2007-07-11 | 株式会社東芝 | 不揮発性半導体メモリ装置およびその製造方法 |
| KR100522098B1 (ko) * | 2002-10-22 | 2005-10-18 | 주식회사 테라반도체 | 플래시 ｅｅｐｒｏｍ 단위셀 및 이를 포함하는 메모리어레이 구조체 |
| KR100442885B1 (ko) * | 2002-11-01 | 2004-08-02 | 삼성전자주식회사 | 반도체 소자의 다중 두께 게이트 유전층 제조 방법 |
| KR100469128B1 (ko) * | 2002-11-07 | 2005-01-29 | 삼성전자주식회사 | 자기정렬된 얕은 트렌치 소자분리를 갖는 불휘발성 메모리장치의 플로팅 게이트 형성방법 |
| US7122485B1 (en) | 2002-12-09 | 2006-10-17 | Novellus Systems, Inc. | Deposition profile modification through process chemistry |
| US7508048B2 (en) | 2003-01-16 | 2009-03-24 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby |
| KR100948477B1 (ko) | 2003-05-14 | 2010-03-17 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR100976698B1 (ko) * | 2003-06-18 | 2010-08-18 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 산화막 형성방법 |
| US7078312B1 (en) * | 2003-09-02 | 2006-07-18 | Novellus Systems, Inc. | Method for controlling etch process repeatability |
| US20050074947A1 (en) * | 2003-09-18 | 2005-04-07 | Kim Hak Dong | Methods for fabricating semiconductor devices |
| US7163896B1 (en) | 2003-12-10 | 2007-01-16 | Novellus Systems, Inc. | Biased H2 etch process in deposition-etch-deposition gap fill |
| US7476621B1 (en) | 2003-12-10 | 2009-01-13 | Novellus Systems, Inc. | Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill |
| US7344996B1 (en) | 2005-06-22 | 2008-03-18 | Novellus Systems, Inc. | Helium-based etch process in deposition-etch-deposition gap fill |
| KR100545183B1 (ko) * | 2003-12-27 | 2006-01-24 | 동부아남반도체 주식회사 | 플래시 셀 내의 자기 정렬 소자 분리막 구조 및 그 형성방법 |
| KR100533772B1 (ko) * | 2004-01-09 | 2005-12-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2006012970A (ja) * | 2004-06-23 | 2006-01-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100580117B1 (ko) * | 2004-09-03 | 2006-05-12 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 메모리 소자의 소자 분리막 형성방법 |
| US7217658B1 (en) | 2004-09-07 | 2007-05-15 | Novellus Systems, Inc. | Process modulation to prevent structure erosion during gap fill |
| US7176039B1 (en) | 2004-09-21 | 2007-02-13 | Novellus Systems, Inc. | Dynamic modification of gap fill process characteristics |
| US7381451B1 (en) | 2004-11-17 | 2008-06-03 | Novellus Systems, Inc. | Strain engineering—HDP thin film with tensile stress for FEOL and other applications |
| JP2006253311A (ja) * | 2005-03-09 | 2006-09-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7211525B1 (en) | 2005-03-16 | 2007-05-01 | Novellus Systems, Inc. | Hydrogen treatment enhanced gap fill |
| US7214590B2 (en) * | 2005-04-05 | 2007-05-08 | Freescale Semiconductor, Inc. | Method of forming an electronic device |
| JP2007103862A (ja) * | 2005-10-07 | 2007-04-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP4791799B2 (ja) * | 2005-11-07 | 2011-10-12 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR100660285B1 (ko) * | 2005-12-28 | 2006-12-20 | 동부일렉트로닉스 주식회사 | 스플리트 게이트형 비휘발성 기억 장치의 제조방법 |
| JP2007287987A (ja) * | 2006-04-18 | 2007-11-01 | Fujifilm Corp | 固体撮像装置の製造方法及び固体撮像装置 |
| US7482245B1 (en) | 2006-06-20 | 2009-01-27 | Novellus Systems, Inc. | Stress profile modulation in STI gap fill |
| JP2009043897A (ja) * | 2007-08-08 | 2009-02-26 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100891407B1 (ko) * | 2007-08-20 | 2009-04-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
| US7875516B2 (en) * | 2007-09-14 | 2011-01-25 | Qimonda Ag | Integrated circuit including a first gate stack and a second gate stack and a method of manufacturing |
| US8133797B2 (en) | 2008-05-16 | 2012-03-13 | Novellus Systems, Inc. | Protective layer to enable damage free gap fill |
| JP2010183003A (ja) * | 2009-02-09 | 2010-08-19 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
| TWI556318B (zh) * | 2012-03-09 | 2016-11-01 | 聯華電子股份有限公司 | 半導體製程 |
| US8847319B2 (en) * | 2012-03-09 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy structure for multiple gate dielectric interface and methods |
| US8492228B1 (en) | 2012-07-12 | 2013-07-23 | International Business Machines Corporation | Field effect transistor devices having thick gate dielectric layers and thin gate dielectric layers |
| CN103578951B (zh) * | 2012-08-09 | 2016-04-06 | 华邦电子股份有限公司 | 半导体元件的制造方法 |
| US9786563B2 (en) | 2015-11-23 | 2017-10-10 | International Business Machines Corporation | Fin pitch scaling for high voltage devices and low voltage devices on the same wafer |
| US10515976B2 (en) * | 2018-02-01 | 2019-12-24 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| US10699960B2 (en) | 2018-06-27 | 2020-06-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods for improving interlayer dielectric layer topography |
| US11183429B2 (en) * | 2019-03-25 | 2021-11-23 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device including forming a gate insulating material layer on a protection layer and removing the gate insulation material layer and the protection layer on the first region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068652A (ja) * | 1999-08-30 | 2001-03-16 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866002A (en) * | 1985-11-26 | 1989-09-12 | Fuji Photo Film Co., Ltd. | Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof |
| JPH10178102A (ja) * | 1996-12-18 | 1998-06-30 | Sony Corp | 半導体装置の製造方法 |
| JPH10326837A (ja) * | 1997-03-25 | 1998-12-08 | Toshiba Corp | 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法 |
| KR100244495B1 (ko) * | 1997-09-25 | 2000-03-02 | 김영환 | 반도체 소자 제조방법 |
| KR19990030770A (ko) * | 1997-10-06 | 1999-05-06 | 윤종용 | 비대칭 게이트 산화막 구조를 가지는 복합 반도체장치 및 그 제조 방법 |
| KR19990049409A (ko) * | 1997-12-12 | 1999-07-05 | 윤종용 | 서로 다른 두께의 게이트 산화막 형성 방법 |
-
1999
- 1999-12-24 KR KR1019990061929A patent/KR100350055B1/ko not_active IP Right Cessation
-
2000
- 2000-09-27 TW TW089119966A patent/TW460953B/zh not_active IP Right Cessation
- 2000-12-18 CN CNB001355481A patent/CN1177370C/zh not_active Expired - Fee Related
- 2000-12-19 JP JP2000385231A patent/JP4570240B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-24 US US10/131,010 patent/US6642105B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068652A (ja) * | 1999-08-30 | 2001-03-16 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844590B2 (en) | 2001-06-28 | 2005-01-18 | Kabushiki Kaisha Toshiba | Semiconductor device with trench isolation between two regions having different gate insulating films |
| US6969660B2 (en) | 2001-06-28 | 2005-11-29 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device with trench isolation between two regions having different gate insulating films |
| JP2005072563A (ja) * | 2003-08-27 | 2005-03-17 | Hynix Semiconductor Inc | 半導体素子のゲート酸化膜形成方法 |
| JP4741814B2 (ja) * | 2003-08-27 | 2011-08-10 | 株式会社ハイニックスセミコンダクター | 半導体素子のゲート酸化膜形成方法 |
| JP2008187118A (ja) * | 2007-01-31 | 2008-08-14 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1302088A (zh) | 2001-07-04 |
| TW460953B (en) | 2001-10-21 |
| KR100350055B1 (ko) | 2002-08-24 |
| KR20010063830A (ko) | 2001-07-09 |
| US20020119615A1 (en) | 2002-08-29 |
| US6642105B2 (en) | 2003-11-04 |
| CN1177370C (zh) | 2004-11-24 |
| JP4570240B2 (ja) | 2010-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4570240B2 (ja) | 半導体素子及びその製造方法 | |
| US7384843B2 (en) | Method of fabricating flash memory device including control gate extensions | |
| US7508048B2 (en) | Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby | |
| US7508026B2 (en) | Non-volatile semiconductor memory device having a two-layer gate electrode transistor and method of manufacturing the device | |
| US20090233416A1 (en) | Flash memory devices comprising pillar patterns and methods of fabricating the same | |
| US20050260814A1 (en) | Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same | |
| JP2002359308A (ja) | 半導体記憶装置及びその製造方法 | |
| TWI503985B (zh) | Semiconductor device and method for manufacturing semiconductor device | |
| US20080230828A1 (en) | Gate structure of a non-volatile memory device and method of manufacturing same | |
| US7510934B2 (en) | Methods of fabricating nonvolatile memory devices | |
| US7589376B2 (en) | Electrically erasable programmable read-only memory (EEPROM) device and methods of fabricating the same | |
| US7514741B2 (en) | Nonvolatile semiconductor memory device and related method | |
| US9515174B2 (en) | Method of manufacturing a semiconductor storage device | |
| JP2006093230A (ja) | 不揮発性半導体記憶装置 | |
| KR101090006B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| JP2009289813A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US7541243B2 (en) | Methods of forming integrated circuit devices having gate electrodes formed on non-uniformly thick gate insulating layers | |
| JP5090619B2 (ja) | 半導体素子およびその製造方法 | |
| KR101419882B1 (ko) | 패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법,비휘발성 메모리 소자 및 이의 제조 방법. | |
| KR100519792B1 (ko) | 다중 게이트 절연막들을 갖는 반도체소자의 제조방법 및그에 의해 제조된 반도체소자 | |
| KR20050112029A (ko) | 부유게이트를 갖는 플래시메모리 셀 및 그 제조방법 | |
| KR20070013892A (ko) | 비휘발성 기억 장치 및 그 제조 방법 | |
| JP2010034291A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR20070113860A (ko) | 플래시 메모리 셀 및 그 제조방법 | |
| KR20040100688A (ko) | 비휘발성 메모리 셀 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060509 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090525 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100409 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100625 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100715 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100810 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |