TWI503985B - Semiconductor device and method for manufacturing semiconductor device - Google Patents

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TWI503985B
TWI503985B TW102130108A TW102130108A TWI503985B TW I503985 B TWI503985 B TW I503985B TW 102130108 A TW102130108 A TW 102130108A TW 102130108 A TW102130108 A TW 102130108A TW I503985 B TWI503985 B TW I503985B
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isolation insulating
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Takeshi Sakaguchi
Hirokazu Sugiyama
Yoshihisa Fujii
Shinichi Sotome
Tadayoshi Watanabe
Koichi Matsuno
Naoki Kai
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Toshiba Kk
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Description

半導體裝置及半導體裝置之製造方法
本申請案享有以日本專利申請案2013-33236號(申請日：2013年2月22日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
本發明之實施形態係關於一種半導體裝置及其製造方法。
關於NAND(反及)型快閃記憶體裝置等半導體裝置，為了謀求高積體化而使記憶胞微細化，且記憶胞間之元件隔離區域(STI(shallow trench isolation，淺溝槽隔離))之寬度尺寸亦變小。相對於此，於NAND型快閃記憶體裝置之周邊電路區域中，周邊電晶體間之元件隔離區域之寬度尺寸遠大於記憶胞間之元件隔離區域之寬度尺寸。於元件隔離區域中，較佳為根據元件隔離溝槽之寬度尺寸或深度尺寸、附近之閘極電極之形狀、對元件施加之電壓等條件，而改變嵌入至元件隔離溝槽之元件隔離絕緣膜之材質。
然而，於先前之NAND型快閃記憶體裝置中，於記憶胞間之元件隔離溝槽及周邊電晶體間之元件隔離溝槽內，於同一製程中嵌入元件隔離絕緣膜，即，嵌入相同材質之元件隔離絕緣膜。因此，存在產生局部之電氣特性之劣化之情形。而且，若更進一步推進記憶胞之微細化，則有由上述元件隔離絕緣膜之材質引起之電氣特性之劣化變明顯之虞。
本發明之實施形態提供一種可防止由元件隔離絕緣膜之材質引起之電氣特性之劣化的半導體裝置及其製造方法。
實施形態之半導體裝置包含：半導體基板；第1元件隔離區域，其將上述半導體基板隔離成複數個第1元件區域；複數個記憶胞，其等係於上述第1元件區域上依序積層有隧道絕緣膜、電荷儲存層、電極間絕緣膜及控制閘極電極；第2元件隔離區域，其於設置有上述複數個記憶胞之記憶胞陣列之周邊之周邊電路區域中，將上述半導體基板隔離成複數個第2元件區域；及周邊電晶體，其係於上述第2元件區域上依序積層有閘極絕緣膜、閘極電極。上述第1元件隔離區域包含嵌入至第1元件隔離溝槽之底部之第1元件隔離絕緣膜、及形成於上述第1元件隔離絕緣膜與上述電極間絕緣膜之間之空隙。上述第2元件隔離區域包含嵌入至第2元件隔離溝槽之第2元件隔離絕緣膜。上述第1元件隔離絕緣膜之膜質與上述第2元件隔離絕緣膜之膜質不同。
1‧‧‧半導體基板
2‧‧‧溝槽
2'‧‧‧溝槽
3‧‧‧側壁絕緣膜
4‧‧‧元件隔離絕緣膜
4'‧‧‧元件隔離絕緣膜
5‧‧‧隧道絕緣膜(閘極絕緣膜)
6‧‧‧浮動閘極電極
6'‧‧‧下部閘極電極
7‧‧‧電極間絕緣膜
8‧‧‧控制閘極電極
8'‧‧‧上部閘極電極
10‧‧‧覆蓋絕緣膜
11‧‧‧凹部
12‧‧‧頂蓋絕緣膜
13‧‧‧閘極電極
21‧‧‧側壁緩衝膜
22‧‧‧側壁保護膜
25‧‧‧SiN膜
26‧‧‧層間絕緣膜
AA‧‧‧元件區域
AG1‧‧‧空隙
AG2‧‧‧空隙
CB‧‧‧位元線接點
DB‧‧‧位元線方向
DW‧‧‧字元線方向
GC‧‧‧閘極接點
K1‧‧‧開口部
K1'‧‧‧開口部
K2'‧‧‧開口部
K3‧‧‧開口部
L‧‧‧閘極長度
M1‧‧‧硬質掩膜
M2‧‧‧硬質掩膜
R1‧‧‧阻劑圖案
R1'‧‧‧阻劑圖案
R3‧‧‧阻劑圖案
SG1、SG2‧‧‧選擇閘極電極
TC‧‧‧溝槽
W‧‧‧閘極寬度
WL0、WL1、......‧‧‧字元線
圖1係表示第1實施形態之非揮發性半導體記憶裝置之記憶胞之概略構成的立體圖之一例。
圖2係表示第1實施形態之非揮發性半導體記憶裝置之記憶胞陣列之概略構成的俯視圖之一例。
圖3係表示第1實施形態之非揮發性半導體記憶裝置之周邊電晶體之概略構成的俯視圖之一例。
圖4(a)、(b)係表示第1實施形態之非揮發性半導體記憶裝置之周邊電晶體之概略構成的剖面圖之一例。
圖5係表示第1實施形態之非揮發性半導體記憶裝置之周邊電晶體之概略構成的剖面圖之一例。
圖6(a)、(b)係表示第2實施形態之非揮發性半導體記憶裝置之製 造方法之剖面圖之一例。
圖7(a)、(b)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖8(a)、(b)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖9(a)、(b)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖10(a)、(b)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖11(a)、(b)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖12(a)、(b)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖13(a)、(b)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖14(a)、(b)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖15(a)~(f)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖16(a)~(f)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖17(a)~(f)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖18(a)~(f)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖19(a)~(f)係表示第2實施形態之非揮發性半導體記憶裝置之製 造方法之剖面圖之一例。
圖20(a)~(f)係表示第2實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖之一例。
圖21之(a)係第3實施形態之相當於圖1之圖之一例，(b)係第3實施形態之相當於圖4(b)之圖之一例。
以下，參照圖式對複數個實施形態進行說明。再者，於各實施形態中，對實質上同一個構成部位標註同一符號，並省略說明。然而，圖式係模式性圖式，厚度與平面尺寸之關係、各層之厚度之比率等與實物不同。
(第1實施形態)
圖1係表示第1實施形態之NAND型快閃記憶體裝置之記憶胞之概略構成的立體圖之一例。於該圖1中，在半導體基板1中，於位元線方向DB形成溝槽(第1元件隔離溝槽)2，將半導體基板1隔離成複數個元件區域(活動區域)。再者，於記憶胞之元件區域之上部，形成有設置於記憶胞之記憶電晶體之通道區域及源極/汲極區域等活動區域。 又，作為半導體基板1之材質，可自例如Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、GaInAsP或ZnSe等中選擇。
而且，於溝槽2中，介隔側壁絕緣膜3而嵌入有元件隔離絕緣膜(第1元件隔離絕緣膜)4。再者，可使側壁絕緣膜3之對濕式處理之蝕刻速率變低(至少低於元件隔離絕緣膜4之蝕刻速率)，且使元件隔離絕緣膜4之對濕式處理之蝕刻速率變高(至少高於側壁絕緣膜3之蝕刻速率)。作為側壁絕緣膜3，使用例如CVD(Chemical Vapor Deposition，化學氣相沈積)氧化膜或ALD(Atomic Layer Deposition，原子層沈積)氧化膜等。作為元件隔離絕緣膜4，使用例如塗佈型氧化膜(聚矽氮烷塗佈膜)等。再者，嵌入至溝槽2之嵌入絕緣膜之構成亦 可不必為雙層構造，亦可為例如單層構造或三層構造。又，可謂側壁絕緣膜3(第1絕緣膜)具有凹處，且於該凹處中形成有元件隔離絕緣膜4(第2絕緣膜)。
記憶胞包含隧道絕緣膜、電荷儲存層、電極間絕緣膜及控制閘極電極。又，於元件區域AA上，介隔隧道絕緣膜5而配置有浮動閘極電極6。該浮動閘極電極6可用作電荷儲存層。再者，作為隧道絕緣膜5，例如可為熱氧化膜，亦可為熱氮氧化膜。或者，既可為CVD氧化膜，亦可為CVD氮氧化膜。或者，既可為夾有Si之絕緣膜，亦可為將Si點狀地嵌入之絕緣膜。浮動閘極電極6可為摻雜有N型雜質或P型雜質之多晶矽，可為使用Mo、Ti、W、Al或Ta等之金屬膜或者多金屬膜，亦可為氮化膜。
於浮動閘極電極6上，介隔電極間絕緣膜7而於字元線方向DW形成有控制閘極電極8。再者，控制閘極電極8可構成字元線。此處，為了提高浮動閘極電極6與控制閘極電極8之間之耦合比，能以繞入至浮動閘極電極6之側壁之方式形成控制閘極電極8。
於控制閘極電極8上形成有覆蓋絕緣膜10。再者，作為電極間絕緣膜7，可使用例如氧化矽膜或氮化矽膜。或者，亦可為ONO(Oxide Nitride Oxide，氧化物-氮化物-氧化物)膜等氧化矽膜與氮化矽膜之積層構造。或者，既可為氧化鋁或氧化鉿等高介電常數膜，亦可為氧化矽膜或氮化矽膜等低介電常數膜與高介電常數膜之積層構造。
控制閘極電極8亦可為摻雜有N型雜質或P型雜質之多晶矽。或者，控制閘極電極8亦可為使用有Mo、Ti、W、Al或Ta等之金屬膜或者多金屬膜。又，作為覆蓋絕緣膜10，可使用例如氧化矽膜。
此處，藉由去除嵌入至溝槽2內之元件隔離絕緣膜4之一部分，而於在字元線方向DW上鄰接之浮動閘極電極6間形成空隙AG1。再者，可謂空隙AG1於控制閘極電極8下形成於元件隔離絕緣膜4與電極 間絕緣膜7之間。又，亦可於電極間絕緣膜7下殘留元件隔離絕緣膜4、側壁絕緣膜3而不去除。又，元件隔離絕緣膜4之上表面位於較半導體基板1之表面更下方。空隙AG1亦可藉由以進入至溝槽2之方式形成，且到達至較浮動閘極電極6之下表面更深之位置。又，空隙AG1能以潛入控制閘極電極8下之方式遍及鄰接之記憶胞而於溝槽2內連續地形成。
又，覆蓋絕緣膜10係以未完全嵌入浮動閘極電極6間之方式架設於控制閘極電極8間，藉此於在位元線方向DB上鄰接之浮動閘極電極6間形成空隙AG2。再者，空隙AG2可形成為上下不對稱，且其上端可具有尖塔形狀。
再者，側壁絕緣膜3可由濕式處理之蝕刻速率相對於隧道絕緣膜5及元件隔離絕緣膜4不同之材料構成。即，可利用側壁絕緣膜3之蝕刻速率低於元件隔離絕緣膜4之第1藥液而蝕刻元件隔離絕緣膜4。 又，該側壁絕緣膜3可於將空隙AG1之元件隔離絕緣膜4去除之前延伸至溝槽2上，覆蓋隧道絕緣膜5之側壁。
側壁絕緣膜3可使用緻密性較高之氧化矽膜，例如NSG(none-doped silicate glass，非摻雜矽酸鹽玻璃)膜、TEOS(tetraethyl orthosilicate，矽酸四乙酯)、HTO膜(High Temperture Oxide，高溫氧化物)、或焙燒其等而成之膜等。又，隧道絕緣膜5及元件隔離絕緣膜4亦可使用氧化矽膜。又，作為第1藥液，可使用稀氫氟酸。
此處，藉由在浮動閘極電極6間設置空隙AG1、AG2(例如，空氣之比介電係數為約1)，與在浮動閘極電極6間嵌入有絕緣體(例如，氧化矽膜之比介電係數為約3.9)之情形相比，可減少浮動閘極電極間之寄生電容。因此，可減少由浮動閘極電極間之寄生電容引起之鄰接記憶胞間之電場之干擾，可減小記憶胞電晶體之閾值電壓之分佈幅度。
又，藉由將空隙AG1配置至較浮動閘極電極6之下表面更深之位 置，即藉由使空隙AG1存在於較浮動閘極電極6之下表面更低之位置，可減少控制閘極電極8與半導體基板1之間之邊緣電容。因此，可提高浮動閘極電極6與控制閘極電極8之耦合比，可降低寫入電壓。
又，藉由在去除空隙AG1之元件隔離絕緣膜4時利用側壁絕緣膜3覆蓋隧道絕緣膜5之側壁，即便於無法在元件隔離絕緣膜4與隧道絕緣膜5之間確保濕式處理之蝕刻選擇比之情形時，亦可保護隧道絕緣膜5。
圖2係相當於圖1之俯視圖之圖之一例。
於圖2中，於位元線方向DB形成有溝槽2，元件區域AA係藉由溝槽2而被隔離。又，於位元線方向DB上，以特定間隔配置有在字元線方向DW上延伸之字元線WL0、WL1、......，並且於字元線WL0、WL1、......之端配置有選擇閘極電極SG1、SG2。而且，於選擇閘極電極SG1、SG2間之元件區域AA上分別形成有位元線接點CB。
而且，沿著溝槽2，空隙AG1以於位元線方向DB上延伸之方式形成。又，於字元線WL0、WL1、......間，空隙AG2以於字元線方向DW上延伸之方式形成。
此處，空隙AG1能以通過字元線WL0、WL1、......下之方式遍及在位元線方向DB上鄰接之記憶胞而於溝槽2內連續地形成。又，空隙AG1能以沿著溝槽2存在於選擇閘極電極SG1、SG2下之方式形成，亦能以沿著溝槽2貫通選擇閘極電極SG1、SG2下之方式構成。又，空隙AG2係於字元線方向DW上延伸，並配置於在字元線方向DW上鄰接之字元線間。
此處，藉由於選擇閘極電極SG1、SG2下亦設置空隙AG1，可減少自選擇閘極電極SG1、SG2繞入至通道區域之邊緣電容。因此，可提高基於閘極電場之通道之控制性及驅動性。
圖3係表示第1實施形態之非揮發性半導體記憶裝置之周邊電晶 體之概略構成的俯視圖之一例，圖4及圖5係表示第1實施形態之非揮發性半導體記憶裝置之周邊電晶體之概略構成的剖面圖之一例。再者，圖4(a)係於圖3之F-F線切斷後之剖面圖之一例，圖4(b)係於圖3之G-G線切斷後之剖面圖之一例，圖5係於圖3之H-H線切斷後之剖面圖之一例。
於圖3及圖4中，周邊電路區域之元件區域AA係藉由溝槽TC而被隔離。此處，周邊電路區域可配置於記憶胞區域之周邊。而且，於周邊電路區域中，形成有將半導體基板隔離成複數個元件區域之元件隔離區域。
藉由於元件區域AA上形成隧道絕緣膜(閘極絕緣膜)5、下部閘極電極6'及上部閘極電極8'(閘極電極)而形成周邊電晶體。再者，上部閘極電極8'可配置成伸出至溝槽TC上，於上部閘極電極8'之伸出部上可設置閘極接點GC。再者，周邊電路區域可設置於圖2之記憶胞陣列之周邊。
此處，於上部閘極電極8'下，介隔電極間絕緣膜7而配置下部閘極電極6'，並於下部閘極電極6'下配置有隧道絕緣膜5。而且，上部閘極電極8'可經由形成於電極間絕緣膜7之未圖示之開口部而與下部閘極電極6'電性連接。又，於上部閘極電極8'之側壁形成有側壁緩衝膜21。於上部閘極電極8'上，依序形成有TEOS膜10、SiN膜25及層間絕緣膜26。作為層間絕緣膜26，使用例如SiO2 膜。該等膜可與記憶胞區域同樣地形成。
再者，下部閘極電極6'可利用與浮動閘極電極6相同之材料形成，上部閘極電極8'可利用與控制閘極電極8相同之材料形成。
又，於周邊電路區域之元件隔離區域形成有溝槽(第2元件隔離溝槽)TC，於該溝槽TC，將元件隔離絕緣膜(第2元件隔離絕緣膜)4'嵌入至與浮動閘極電極6(下部閘極電極6')之上表面大致相同之高度。即， 元件隔離絕緣膜4'之上表面位於較下部閘極電極6'之下表面更上方。又，元件隔離絕緣膜4'之上表面與電極間絕緣膜7之下表面接觸，且於元件隔離絕緣膜4'之電極間絕緣膜7之下無空隙。再者，上部閘極電極8'之閘極長度可設為L，閘極電極8'之閘極寬度可設為W。
此處，元件隔離絕緣膜4'與記憶胞區域不同，由1層元件隔離絕緣膜4'填滿。該元件隔離絕緣膜4'可由濕式處理之蝕刻速率相對於元件隔離絕緣膜4不同之材料構成。此處，相對於利用第1藥液之濕式蝕刻，元件隔離絕緣膜4'之蝕刻速率低於元件隔離絕緣膜4之蝕刻速率。
又，如圖5所示，於元件隔離絕緣膜4'及隧道絕緣膜5上，依序形成有TEOS膜10、SiN膜25及層間絕緣膜26。作為層間絕緣膜26，使用例如SiO2 膜。
根據上述構成之本實施形態，於記憶胞區域之元件隔離絕緣膜形成空隙AG1，並且於周邊電路區域之元件隔離絕緣膜4'未形成空隙。即，元件隔離絕緣膜4'之上表面位於較上述電荷儲存層之下表面更上方。例如，元件隔離絕緣膜4'之上表面位於與上述電荷儲存層之上表面大致相同之位置。藉此，可提高周邊電路區域之元件隔離絕緣膜4'之平坦性。
尤其，於周邊電路區域中，元件隔離絕緣膜4'之開口尺寸大於記憶胞區域之元件隔離絕緣膜4之開口尺寸。此處，若於周邊電路區域之元件隔離絕緣膜4'形成空隙，則會於元件隔離絕緣膜4'上形成凹處而損害平坦性。其結果，會有於周邊電路區域中在形成上層配線時產生斷線之情形。此處，根據本實施形態，藉由不於周邊電路區域之元件隔離絕緣膜4'形成空隙，而可抑制記憶胞之胞間干擾，並且防止周邊電路區域之上層配線之斷線。
又，可防止由元件隔離絕緣膜4、4'之材質引起之電氣特性之劣 化。例如，於元件隔離絕緣膜使用聚矽氮烷之情形時，應力成為問題。然而，於本實施形態中，於記憶胞區域中，為了形成空隙AG1而去除元件隔離絕緣膜4之一部分。其結果，可減小應力。另一方面，於周邊電路區域中，就平坦性之問題而言，不形成空隙。然而，藉由使用與記憶胞區域不同之元件隔離絕緣膜4'之材料、例如TEOS或HTO等氧化矽膜，可減小應力。其結果，可抑制記憶胞之胞間干擾，並且防止周邊電路區域之元件破壞。
(第2實施形態)
圖6~圖20係表示第2實施形態之NAND型快閃記憶體裝置之製造方法之剖面圖。再者，圖6(a)~圖14(a)、圖15(e)~圖20(e)係於圖2之E-E線切斷後之剖面圖，圖6(b)~圖14(b)、圖15(f)~圖20(f)係於圖3之G-G線切斷後之剖面圖，圖15(a)~圖20(a)係於圖2之A-A線切斷後之剖面圖，圖15(b)~圖20(b)係於圖2之B-B線切斷後之剖面圖，圖15(c)~圖20(c)係於圖2之C-C線切斷後之剖面圖，圖15(d)~圖20(d)係於圖2之D-D線切斷後之剖面圖。
於圖6中，藉由使用熱氧化等方法而於半導體基板1上形成隧道絕緣膜5。繼而，藉由使用CVD法等方法而於隧道絕緣膜5上成膜浮動閘極電極材6'，並於浮動閘極電極材6'上形成硬質掩膜M1。再者，作為硬質掩膜M1，可使用例如氧化矽膜、非晶矽膜、氮化矽膜、含碳之有機膜等。
接下來，執行形成記憶胞區域之記憶胞間之元件隔離區域(溝槽2、元件隔離絕緣膜4)及周邊電路區域之周邊電晶體間之元件隔離區域(溝槽2'、元件隔離絕緣膜4')之處理。於此情形時，首先，形成記憶胞區域之元件隔離區域，其後，形成周邊電路區域之元件隔離區域。
具體而言，首先，如圖7所示，藉由使用光微影技術，而於硬質 掩膜M1上形成在記憶胞區域設置有開口部K1之阻劑圖案R1(再者，於周邊電路區域之阻劑圖案R1無開口部)。
繼而，如圖8所示，以阻劑圖案R1為掩膜而將硬質掩膜M1圖案化後，以該硬質掩膜M1為掩膜而對浮動閘極電極材6'、隧道絕緣膜5及半導體基板1進行蝕刻，藉此於半導體基板1之記憶胞區域形成溝槽(第1元件隔離溝槽)2。
此後，如圖9所示，藉由使用CVD法等方法，以覆蓋溝槽2之側壁及浮動閘極電極材6'之側壁之方式於硬質掩膜M1上形成側壁絕緣膜3。繼而，藉由使用例如塗佈之方法，而以使溝槽2整體被嵌入之方式於側壁絕緣膜3上形成元件隔離絕緣膜4。於此情形時，作為元件隔離絕緣膜4，使用塗佈型氧化膜(聚矽氮烷氧化膜)。由側壁絕緣膜3及元件隔離絕緣膜4構成第1元件隔離絕緣膜。
其次，如圖10所示，藉由使用光微影技術而於元件隔離絕緣膜4上形成在周邊電路區域設置有開口部K1'之阻劑圖案R1'(再者，於記憶胞區域之阻劑圖案R1'無開口部)。
繼而，如圖11所示，以阻劑圖案R1'為掩膜將元件隔離絕緣膜4圖案化後，以該元件隔離絕緣膜4為掩膜而將硬質掩膜M1、浮動閘極電極材6'、隧道絕緣膜5及半導體基板1進行蝕刻，藉此於半導體基板1之周邊電路區域形成溝槽(第2元件隔離溝槽)2'。
此後，如圖12所示，藉由使用CVD法等方法，以嵌入溝槽2'整體之方式於元件隔離絕緣膜4上形成元件隔離絕緣膜(第2元件隔離絕緣膜)4'。於此情形時，作為元件隔離絕緣膜4'，使用CVD氧化膜(例如NSG(none-doped silicate glass，非摻雜矽酸鹽玻璃)膜、TEOS(tetraethyl orthosilicate，矽酸四乙酯)膜或HTO膜(High Temperture Oxide，高溫氧化物)等)。進而，元件隔離絕緣膜4'係由相對於元件隔離絕緣膜4濕式處理之蝕刻速率不同之材料、例如蝕刻速 率較小之材料構成。
繼而，如圖13所示，藉由利用CMP(Chemical Mechanical Polishing，化學機械拋光)等方法而將元件隔離絕緣膜4、4'、硬質掩膜M1及側壁絕緣膜3平坦化，使浮動閘極電極材6'之表面露出。
其次，如圖14所示，藉由使用RIE(Reactive Ion Etching，反應式離子蝕刻)法等各向異性蝕刻而去除側壁絕緣膜3及元件隔離絕緣膜4、4'之一部分，從而形成使浮動閘極電極材6'之側壁之一部分露出之凹部11。再者，於形成凹部11之情形時，較佳為使側壁絕緣膜3及元件隔離絕緣膜4、4'殘留於較隧道絕緣膜5更上方。周邊電路區域之元件隔離絕緣膜4'之上表面與浮動閘極電極材6'之上表面大致相同或稍低。另一方面，記憶胞區域之元件隔離絕緣膜4'之上表面較元件隔離絕緣膜4'之上表面更低。其原因在於：元件隔離絕緣膜4、4'之材質不同，故而兩者間產生蝕刻速率差。再者，亦可利用阻劑等覆蓋周邊電路區域，而僅蝕刻記憶胞區域之元件隔離絕緣膜4。
接下來，如圖15所示，藉由使用CVD法等方法，以覆蓋浮動閘極電極材6'之自元件隔離絕緣膜4、4'露出之側面及上表面之方式形成電極間絕緣膜7。繼而，藉由使用CVD法等方法，以使凹部11被嵌入之方式於電極間絕緣膜7上成膜控制閘極電極材8'。
繼而，藉由使用CVD法等方法，於控制閘極電極材8'上依序形成頂蓋絕緣膜12及硬質掩膜M2。再者，作為頂蓋絕緣膜12及硬質掩膜M2，可使用例如氧化矽膜或氮化矽膜。繼而，藉由使用光微影技術，於硬質掩膜M2上形成設置有開口部K3之阻劑圖案R3。
其次，如圖16所示，以阻劑圖案R3為掩膜而將硬質掩膜M2圖案化後，以該硬質掩膜M2為掩膜而對頂蓋絕緣膜12、控制閘極電極材8'、電極間絕緣膜7及浮動閘極電極材6'進行蝕刻。藉此，針對每個記憶胞而形成被隔離之浮動閘極電極6，並於字元線方向DW上形成介隔 電極間絕緣膜7而配置於浮動閘極電極6上之控制閘極電極8及選擇閘極電極13。此處，選擇閘極電極13係經由開口部K2'而與其下方之浮動閘極電極6連接。
繼而，如圖17所示，藉由使用CVD法等方法，以覆蓋電極間絕緣膜7之側面之方式於頂蓋絕緣膜12上形成側壁緩衝膜21及側壁保護膜22。然後，藉由使用RIE等各向異性蝕刻而對側壁緩衝膜21及側壁保護膜22進行蝕刻，使元件隔離絕緣膜4、4'之表面露出。再者，側壁保護膜22可由濕式處理之蝕刻速率相對於電極間絕緣膜7及元件隔離絕緣膜4、4'不同之材料構成。即，能以可藉由側壁保護膜22之蝕刻速率高於電極間絕緣膜7及元件隔離絕緣膜4、4'之第2藥液蝕刻側壁保護膜22之方式而選擇側壁保護膜22。
例如，於利用氧化矽膜構成元件隔離絕緣膜4、4'，且電極間絕緣膜7之一部分使用氧化矽膜之情形時，作為側壁保護膜22，可使用氮化矽膜。又，作為第2藥液，可使用例如氫氟酸、熱磷酸。
又，側壁緩衝膜21能以相對於電極間絕緣膜7之應力差小於側壁保護膜22之方式進行選擇。例如，於側壁保護膜22由氮化矽膜構成之情形時，作為側壁緩衝膜21，可使用氧化矽膜。
其次，如圖18所示，藉由使用濕式蝕刻(例如稀氫氟酸)等方法，去除元件隔離絕緣膜4之一部分，於在字元線方向DW上鄰接之浮動閘極電極6間形成空隙AG1。再者，於去除元件隔離絕緣膜4之一部分之情形時，較佳為空隙AG1之上端高於隧道絕緣膜5，空隙AG1之下端位於較隧道絕緣膜5更下方。
此處，將周邊電路區域之元件隔離絕緣膜4'亦與元件隔離絕緣膜4同樣地暴露於濕式蝕刻之溶液中。然而，於使用稀氫氟酸之濕式蝕刻中，使用周邊電路區域之元件隔離絕緣膜4'之蝕刻速率小於元件隔離絕緣膜4之蝕刻速率之材料，故而元件隔離絕緣膜4'之蝕刻量相當 少。例如，即便蝕刻量大亦僅為形成有10nm左右之深度之凹槽之程度。即，元件隔離絕緣膜4'之上部之凹陷量成為10nm左右以下。於此情形時，成為浮動閘極電極6之膜厚之例如1/5左右以下(20%左右以下)之深度之凹槽形成於元件隔離絕緣膜4'之上部之構成。即，元件隔離絕緣膜4'之上部之凹陷量成為浮動閘極電極6之膜厚之例如1/5左右以下(20%左右以下)。
繼而，藉由使用濕式蝕刻等而去除電極間絕緣膜7之側壁之側壁保護膜22。此時，於例如側壁保護膜22及頂蓋絕緣膜12由氮化矽膜構成之情形時，亦去除頂蓋絕緣膜12。
繼而，如圖19所示，藉由使用電漿CVD法等方法，以架設於控制閘極電極8間之方式於控制閘極電極8上形成覆蓋絕緣膜10，並於在位元線方向DB上鄰接之浮動閘極電極6間形成空隙AG2。再者，作為覆蓋絕緣膜10，可使用例如電漿TEOS膜或電漿SiH4 膜等CVD氧化膜(氧化矽膜)。又，於在控制閘極電極8上形成覆蓋絕緣膜10之情形時，為了不使空隙AG1、AG2被覆蓋絕緣膜10嵌入其中，可設定為覆蓋率較差之條件。再者，周邊電路區域之元件隔離絕緣膜4'之上部之凹陷量為10nm左右以下，因此元件隔離絕緣膜4'及形成於控制閘極電極8上之覆蓋絕緣膜10成為平坦性相當良好之膜。
又，於去除空隙AG1之元件隔離絕緣膜4之前，利用側壁保護膜22覆蓋隧道絕緣膜5及電極間絕緣膜7之側壁，藉此，即便於無法在元件隔離絕緣膜4與隧道絕緣膜5及電極間絕緣膜7之間確保濕式處理之蝕刻選擇比之情形時，亦可保護隧道絕緣膜5及電極間絕緣膜7。
其次，如圖20所示，於覆蓋絕緣膜10上，藉由使用例如CVD法而依序形成氮化矽膜25及氧化矽膜26。此後，使用周知之技術而形成配線等(未圖示)。
根據上述構成之本實施形態，為使嵌入至記憶胞區域之溝槽2之 元件隔離絕緣膜4之膜質與嵌入至周邊電路區域之溝槽2'之元件隔離絕緣膜4'之膜質不同，使用例如濕式處理時之元件隔離絕緣膜4'之蝕刻速率小於元件隔離絕緣膜4之蝕刻速率之材料。其結果，於去除記憶胞區域之元件隔離絕緣膜4之一部分而形成空隙AG1時，可減少周邊電路區域之元件隔離絕緣膜4'之凹陷量。藉此，周邊電路區域之元件隔離絕緣膜4'之平坦性提昇，故而可防止由元件隔離絕緣膜4、4'之材質引起之電氣特性之劣化。又，於形成空隙AG1之步驟中，無須利用阻劑等保護周邊電路區域之元件隔離絕緣膜4'。其結果，可簡化步驟。
(第3實施形態)
圖21(a)係表示第3實施形態之NAND型快閃記憶體裝置之記憶胞之概略構成的立體圖之一例，圖21(b)係表示第3實施形態之NAND型快閃記憶體裝置之周邊電晶體之概略構成的剖面圖之一例。再者，圖21(b)相當於沿著圖3之F-F線之剖面圖。
於該圖21(a)中，於半導體基板1，在位元線方向DB上形成溝槽2，而隔離形成於半導體基板1之記憶胞之元件區域。而且，於溝槽2之側壁形成有側壁絕緣膜3。
又，於半導體基板1上之元件區域，介隔隧道絕緣膜5而針對每個記憶胞形成有浮動閘極電極6。於浮動閘極電極6上，介隔電極間絕緣膜7而於字元線方向DW上形成有控制閘極電極8。於控制閘極電極8上形成有覆蓋絕緣膜10。
此處，於在字元線方向DW上鄰接之浮動閘極電極6間，以到達至溝槽2之底部之側壁絕緣膜3之方式形成有空隙AG1。該空隙AG1能以通過控制閘極電極8下之方式遍及鄰接之記憶胞而於溝槽2內連續地形成。
此處，於圖21(a)之例中，記憶胞區域之元件隔離絕緣膜亦為單 層。即，可謂成為第1實施形態中元件隔離絕緣膜4被全部去除之狀態。再者，側壁絕緣膜3與周邊電路區域之元件隔離絕緣膜4'可為相同材質，亦可不同。
又，覆蓋絕緣膜10係以完全未嵌入浮動閘極電極6間之方式架設於控制閘極電極8間，藉此，於在位元線方向DB上鄰接之浮動閘極電極6間形成有空隙AG2。
此處，藉由以進入至溝槽2之底部之方式形成空隙AG1，可降低控制閘極電極8與半導體基板1之間之邊緣電容。因此，可提高浮動閘極電極6與控制閘極電極8之耦合比，可降低寫入電壓。
再者，於以進入至溝槽2之底部之方式形成空隙AG1時，較佳為利用相對於濕式處理之蝕刻速率高於隧道絕緣膜5、電極間絕緣膜7及溝槽2'內之元件隔離絕緣膜4'之材料來構成溝槽2內之元件隔離絕緣膜。例如，於隧道絕緣膜5、電極間絕緣膜7及元件隔離絕緣膜4'為氧化矽膜之情形時，可使用氮化矽膜作為溝槽2內之元件隔離絕緣膜4。此處，於圖18之步驟中，使用熱磷酸進行濕式蝕刻。其結果，可將元件隔離絕緣膜4全部去除。若如此般構成，則即便於將溝槽2內之嵌入絕緣膜全部去除之情形時，亦可抑制隧道絕緣膜5、電極間絕緣膜7及元件隔離絕緣膜4'之蝕刻損傷。
又，與第1實施形態同樣地，於記憶胞區域之元件隔離絕緣膜形成空隙AG1，並且於周邊電路區域之元件隔離絕緣膜4'未形成空隙。即，元件隔離絕緣膜4'之上表面係位於較上述電荷儲存層之下表面更上方。例如，元件隔離絕緣膜4'之上表面處於與上述電荷儲存層之上表面大致相同之位置。藉此，可提高周邊電路區域之元件隔離絕緣膜4'之平坦性。
(其他實施形態)
除以上所說明之複數個實施形態以外，亦可採用如下所述之構 成。
於上述各實施形態中，使用單層膜作為周邊電路區域之溝槽2'內之元件隔離絕緣膜4'，但並不限於此，亦較佳為藉由在溝槽2'內形成襯膜而使用複數層膜作為元件隔離絕緣膜4'。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例進行提示者，並不意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可在不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變形包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
1‧‧‧半導體基板
3‧‧‧側壁絕緣膜
4‧‧‧元件隔離絕緣膜
4'‧‧‧元件隔離絕緣膜
5‧‧‧隧道絕緣膜(閘極絕緣膜)
6'‧‧‧下部閘極電極
M1‧‧‧硬質掩膜

Claims (20)

  1. 一種半導體裝置，其特徵在於包含：半導體基板；第1元件隔離區域，其將上述半導體基板隔離成複數個第1元件區域；複數個記憶胞，其等係於上述第1元件區域上依序積層有隧道絕緣膜、電荷儲存層、電極間絕緣膜及控制閘極電極；第2元件隔離區域，其於設置有上述複數個記憶胞之記憶胞陣列之周邊之周邊電路區域中，將上述半導體基板隔離成複數個第2元件區域；及周邊電晶體，其係於上述第2元件區域上依序積層有閘極絕緣膜、閘極電極；而且，上述第1元件隔離區域包含嵌入至第1元件隔離溝槽之底部之第1元件隔離絕緣膜、及形成於上述第1元件隔離絕緣膜與上述電極間絕緣膜之間之空隙；上述第2元件隔離區域包含嵌入至第2元件隔離溝槽之第2元件隔離絕緣膜；上述第1元件隔離絕緣膜之膜質與上述第2元件隔離絕緣膜之膜質不同。
  2. 如請求項1之半導體裝置，其中上述第1元件隔離絕緣膜與上述第2元件隔離絕緣膜係使用濕式蝕刻處理之蝕刻速率不同之材料。
  3. 如請求項1之半導體裝置，其構成為上述第2元件隔離絕緣膜之凹陷量成為上述電荷儲存層之膜厚之20%以下。
  4. 如請求項1之半導體裝置，其中 上述第2元件隔離絕緣膜係使用單層膜。
  5. 如請求項4之半導體裝置，其中上述第1元件隔離絕緣膜包含含有凹處之第1絕緣膜、及形成於上述凹處中之第2絕緣膜。
  6. 如請求項1之半導體裝置，其中上述第1元件隔離絕緣膜之上表面位於較上述電荷儲存層之下表面更下方，且上述第2元件隔離絕緣膜之上表面位於較上述電荷儲存層之下表面更上方。
  7. 如請求項1之半導體裝置，其中作為上述第1元件隔離絕緣膜，使用塗佈型氧化膜，且作為上述第2元件隔離絕緣膜，使用CVD氧化膜。
  8. 如請求項1之半導體裝置，其中上述空隙之上端位於高於上述隧道絕緣膜處，上述空隙之下端位於低於上述隧道絕緣膜處。
  9. 如請求項1之半導體裝置，其包含以覆蓋上述第1元件隔離溝槽之側壁之方式形成且具有凹處之側壁絕緣膜，且上述第1元件隔離絕緣膜係形成於上述側壁絕緣膜之凹處。
  10. 如請求項9之半導體裝置，其中上述第1元件隔離絕緣膜與上述側壁絕緣膜係使用濕式蝕刻處理之蝕刻速率不同之材料。
  11. 如請求項1之半導體裝置，其中上述周邊電晶體之上述閘極電極係構成為包含下部閘極電極及上部閘極電極，且上述第2元件隔離絕緣膜之上表面位於與上述下部閘極電極之上表面大致相同之位置。
  12. 如請求項1之半導體裝置，其中於上述記憶胞之在位元線方向上鄰接之上述電荷儲存層間，形成有第2空隙。
  13. 如請求項12之半導體裝置，其中上述第2空隙係以上下不對稱之方式形成，其上端呈尖塔形狀。
  14. 如請求項1之半導體裝置，其中於上述第1元件隔離區域中，上述空隙係以進入至上述第1元件隔離溝槽之底部之方式形成。
  15. 如請求項14之半導體裝置，其包含以覆蓋上述第1元件隔離溝槽之側壁之方式形成之側壁絕緣膜。
  16. 如請求項15之半導體裝置，其中作為上述第1元件隔離絕緣膜，使用氮化矽膜，且作為上述第2元件隔離絕緣膜，使用氧化矽膜。
  17. 一種半導體裝置之製造方法，其特徵在於包括以下步驟：於半導體基板上，介隔隧道絕緣膜而成膜浮動閘極電極材；於遮蓋周邊電路區域之狀態下，於記憶胞區域中介隔上述浮動閘極電極材及上述隧道絕緣膜而於上述半導體基板形成第1元件隔離溝槽；於上述第1元件隔離溝槽內形成第1元件隔離絕緣膜；於遮蓋上述記憶胞區域之狀態下，於上述周邊電路區域中介隔上述浮動閘極電極材及上述隧道絕緣膜而於上述半導體基板形成第2元件隔離溝槽；於上述第2元件隔離溝槽內，形成膜質與上述第1元件隔離絕緣膜之膜質不同之第2元件隔離絕緣膜；於上述第1元件隔離絕緣膜、上述第2元件隔離絕緣膜及上述 浮動閘極電極材上，形成電極間絕緣膜；於上述電極間絕緣膜上，成膜控制閘極電極材；及藉由去除上述第1元件隔離絕緣膜之一部分，而於上述電荷儲存層間形成空隙。
  18. 如請求項17之半導體裝置之製造方法，其中上述第1元件隔離絕緣膜與上述第2元件隔離絕緣膜係使用濕式蝕刻處理之蝕刻速率不同之材料，且於在上述電荷儲存層間形成空隙之步驟中，將上述第1元件隔離絕緣膜及上述第2元件隔離絕緣膜同時暴露於蝕刻溶液。
  19. 如請求項18之半導體裝置之製造方法，其中於在上述電荷儲存層間形成空隙之步驟中，使上述第2元件隔離絕緣膜之凹陷量成為上述電荷儲存層之膜厚之20%以下。
  20. 如請求項17之半導體裝置之製造方法，其中於在上述電荷儲存層間形成空隙之步驟中，藉由將上述第1元件隔離絕緣膜全部去除，而以進入至上述第1元件隔離溝槽之底部之方式形成上述空隙。
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