KR100660285B1 - 스플리트 게이트형 비휘발성 기억 장치의 제조방법 - Google Patents
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Abstract
대칭 구조의 스플리트 게이트를 포함하는 비휘발성 기억 장치의 제조 방법이 개시된다. 본 방법은, (a) 반도체 기판에 활성 영역을 한정하는 단계와, (b) 상기 활성 영역 상에 소정의 폭으로 전하저장층 및 제1 도전막을 형성하는 단계와, (c) 상기 제1 도전막을 패터닝하되 그 측벽이 경사지게 하여 하단의 폭이 상단의 폭보다 큰 제1 도전막 패턴을 형성하는 단계와, (d) 상기 제1 도전막 패턴의 측벽에 산화 공정을 통해 측벽 산화막을 형성하는 단계와, (e) 상기 제1 도전막 패턴의 위 및 상기 제1 도전막 패턴의 주변의 상기 활성 영역 위에 콘포말한 제2 도전막을 형성하는 단계와, (f) 상기 제1 도전막 패턴 및 상기 제2 도전막을 동시에 패터닝하여 한쌍의 제1 전극 및 한쌍의 제2 전극을 형성하는 단계를 포함한다.
스플리트 게이트, 비휘발성, 소노스
Description
도 1a 내지 도 1c는 종래의 스플리트 게이트형 비휘발성 기억 장치의 제조 방법을 설명하기 위한 도면들이다.
도 2a 내지 도 2b는 도 1a 내지 도 1c의 방법에 의해 대칭 구조의 스플리트 게이트를 형성하는 경우 공통 라인 영역에 도전성 스트링거가 잔존하는 문제를 설명하기 위한 도면들이다.
도 3은 제어 게이트의 일단에 형성된 도전성 스트링거를 주사전자현미경으로 촬영한 이미지이다.
도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 스플리트 게이트형 비휘발성 기억 장치의 제조 방법을 설명하기 위한 도면들이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는 스플리트 게이트형 비휘발성 기억 장치의 제조 방법에 관한 것이다.
비휘발성 기억 장치는 전기적으로 데이터의 소거와 저장이 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에 다양한 분야에서 그 응용이 증가하는 추세에 있다. 이러한 비휘발성 기억 장치는 대표적으로 낸드형과 노어형으로 구분된다. 낸드형 장치는 주로 데이터 저장용으로 사용되며, 노어형 장치는 부팅용으로 주로 사용된다.
한편, 노어형 비휘발성 기억 장치는 하나의 비트 라인에 단일 트랜지스터로 구성되는 다수의 메모리 셀들이 병렬로 연결되어 있으며, 비트 라인으로 연결되는 드레인과 공통 소스 라인으로 연결되는 소스 영역 사이에 하나의 메모리 셀 트랜지스터만 연결되는 구조로 이루어진다. 노어형 비휘발성 기억 장치는 메모리 셀의 전류가 높고, 고속 동작이 가능한 장점을 갖는 반면에, 비트 라인의 콘택과 공통 소스 라인이 차지하는 면적이 넓어서 고집적화에 어려운 단점도 갖고 있다.
노어형 비휘발성 기억 장치에서는 비트 라인에 메모리 셀들이 병렬로 연결되어 있어 메모리 셀 트랜지스터의 문턱 전압(threshold voltage)이 비선택 메모리 셀의 워드 라인에 인가되는 전압(통상 0V)보다 낮아지게 되면, 선택 메모리 셀의 온, 오프에 관계없이 소스와 드레인 사이에서 전류가 흘러 모든 메모리 셀이 온 상태로 읽혀지는 오동작이 발생한다. 이러한 문제점을 해결하기 위해 통상 스플리트 게이트형(split-gate type)이라고 불리어지는 구조의 비휘발성 기억 장치가 소개되었다.
한편, 비휘발성 기억 장치는 FLOTOX구조의 적층게이트 구조를 가지는 플래시 기억 장치와, MOS트랜지스터와 유사한 구조에 다층의 게이트 절연막이 구비된 소노스 소자로 구분될 수 있다. 소노스 소자의 게이트 절연막은 다층의 전하저장용 절 연층으로서 보통 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 순차적으로 적층된 구조(Oxide-Nitride-Oxide: ONO막)를 가지며, 전하가 질화막이 가지는 깊은 준위의 트랩(deep level trap)에 저장되기 때문에 플래시 메모리 소자에 비하여 신뢰성 측면에서 우수하며 낮은 전압 하에서 기입 및 소거 동작이 가능하다.
도 1a 내지 도 1c는 종래의 스플리트 게이트형 비휘발성 기억 장치의 제조방법을 설명하기 위한 도면들이다. 도 1a 내지 도 1c는 워드 라인에 수직한 단면을 도시한다.
도 1a를 참조하면, 반도체 기판(10)에 소자분리막(미도시)을 비트 라인 방향으로 평행하게 형성하여 활성 영역(11)을 정의한다. 그리고, 기판(10) 위에는 다층의 전하저장층(14), 제1 도전막(16) 및 캐핑층(18, 20)을 소정의 폭으로 워드 라인에 평행하게 형성한다. 여기서, 전하저장층으로는 ONO막이 사용될 수 있으며, 캐핑층으로는 버퍼로서 기능하는 실리콘 산화막(18) 및 하드 마스크로 사용되는 실리콘 질화막(20)이 적층될 수 있다. 그 후, 제1 도전막 패턴(16)을 형성하는 과정에서 손상된 측벽을 큐어링하기 위하여, 제1 도전막(16)의 측벽에 산화 공정을 실시하여 측벽 절연막(22)을 형성한다.
계속해서, 제1 도전막 패턴(16) 아래의 다층 전하저장층(14)을 제외하고 활성 영역(11) 상에 노출된 다층 전하저장층의 일부를 제거한 다음, 노출된 기판의 활성 영역에 게이트 절연막(24)을 형성한다.
다음으로, 도 1b를 참조하면, 게이트 절연막(24) 및 제1 도전막 패턴(16) 위에 제2 도전막(26)을 콘포말하게 형성한다. 이어서, 제2 도전막(26) 상에 오프닝 (27)을 가지는 포토레지스트 패턴(28)을 형성한다. 포토레지스트 패턴(28)은 오프닝(27)이 제1 도전막 패턴(16)을 비롯한 활성 영역(11)의 상부를 한정하도록 형성된다. 오프닝(27)에 의해 제2 도전막(26)의 일부가 노출된다.
도 1c를 참조하면, 포토레지스트 패턴(28)을 식각 마스크로 사용하여, 제2 도전막(26)을 식각함과 아울러 이와 동시에 제2 도전막(26) 아래에 있는 여러 막들(캐핑막, 제1 도전막 패턴 및 ONO막)을 동시에 식각한다. 따라서, 기판의 활성 영역(11)에는 아래로부터 ONO막(14), 제1 전극(16a), 캐핑막 패턴(18a, 20a) 및 캐핑막 패턴 상부로부터 제1 전극의 측벽으로 연장되는 제2 전극(26a)을 포함하는 한쌍의 스플리트 게이트가 형성된다. 한쌍의 스플리트 게이트는 비트 라인에 수직한 방향으로 워드 라인을 구성하게 된다.
한편, 도 2a는 한쌍의 제1 전극(16a) 및 한쌍의 제2 전극(26a)이 형성된 기판의 상면도를 도시하고, 도 2b는 워드 라인의 일단 부분에서의 스플리트 게이트의 수직단면을 도시한다.
도 2a 및 도 2b를 참조하면, 도 1c의 식각 공정을 통해 형성된 한쌍의 제1 전극(16a) 및 한쌍의 제2 전극(26a)은 각각 서로 대향하게 배치되며, 이들 사이에 공통 소스(또는 드레인) 영역(A)이 노출되어 여기에 각각의 메모리 셀을 병렬 접속하기 위한 공통 라인이 형성된다. 종래의 방법에서는, 도 1a에서 보듯이, 제1 도전막 패턴(16)을 형성하기 위해서, 미리 형성된 전하저장층(14) 위에 폴리실리콘층 및 캐핑막을 순차적으로 형성하고, 이 폴리실리콘층 및 캐핑막을 동시에 패터닝하여, 워드 라인에 평행한 제1 도전막 패턴(16)을 형성하게 된다. 그리고, 형성된 제1 도전막 패턴(16)의 측벽을 산화시켜 측벽 산화막(22)을 형성하게 된다. 이때, 형성된 측벽 산화막(22a)은 스마일링(Smiling) 현상에 의해 상하 양단 부분의 두께보다 중간 부분이 더욱 두꺼운 형태를 갖게 된다.
따라서, 도 1c에서와 같이 제1 도전막과 제2 도전막을 동시에 패터닝하는 경우, 워드 라인의 일단부 근방에서 제2 도전막의 일부, 식각 반응 중에 형성된 폴리머 등의 부산물이 스마일링 형태의 측벽 산화막(22a)의 아래쪽 영역(B)에 남게 되어 도전성 스트링거(R)가 생성된다. 도 3에 도시한 주사전자현미경의 이미지를 통해, 워드 라인 일단부에 도전성 스트링거가 잔존하는 것을 확인할 수 있다. 이렇게 형성된 도전성 스트링거(R)는, 도 2a에서 보듯이, 서로 대향하는 한쌍의 제2 전극(26a) 사이에 단락을 야기하게 되어, 소자의 성능을 저하시킨다.
본 발명의 목적은, 제어 게이트로 사용되는 제1 도전막 패턴의 프로파일을 개선함으로써, 소자의 신뢰성을 향상시킬 수 있는 스플리트 게이트형 비휘발성 기억 장치의 제조 방법을 제공하는 데에 있다.
본 발명에 따른 비휘발성 기억 장치의 제조 방법은, (a) 반도체 기판에 활성 영역을 한정하는 단계와, (b) 상기 활성 영역 상에 소정의 폭으로 전하저장층 및 제1 도전막을 형성하는 단계와, (c) 상기 제1 도전막을 패터닝하되 그 측벽이 경사지게 하여 하단의 폭이 상단의 폭보다 큰 제1 도전막 패턴을 형성하는 단계와, (d) 상기 제1 도전막 패턴의 측벽에 산화 공정을 통해 측벽 산화막을 형성하는 단계와, (e) 상기 제1 도전막 패턴의 위 및 상기 제1 도전막 패턴의 주변의 상기 활성 영역 위에 콘포말한 제2 도전막을 형성하는 단계와, (f) 상기 제1 도전막 패턴 및 상기 제2 도전막을 동시에 패터닝하여 한쌍의 제1 전극 및 한쌍의 제2 전극을 형성하는 단계를 포함한다.
제1 도전막 위에는 캐핑 절연막이 더 형성될 수 있으며, 이 경우 형성된 캐핑 절연막은 제1 도전막과 동시에 패터닝된다. 또한, 제1 도전막 패턴의 측벽 산화막을 형성하기 위하여 고온 산화 공정(High Temperature Oxidation)을 이용하는 것이 바람직하고, 이렇게 형성된 측벽 산화막을 소둔(Annealing)하여 치밀한 구조로 형성하는 것이 더욱 바람직하다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 4 및 도 5는 워드 라인의 일단부에서 비트 라인에 수직한 단면을 도시한다.
도 4를 참조하면, 먼저 반도체 기판(10)의 활성 영역 위에 전하저장층(14)을 형성하고, 그 위에 폴리실리콘층으로 제1 도전막을 형성한다. 제1 도전막 위에는 버퍼 산화막 및 하드마스크용 질화막이 더 적층될 수 있다. 이렇게 적층된 질화막, 산화막 및 제1 도전막을 순차적으로 식각하여, 도 4에서와 같이, 제1 도전막 패턴(16), 캐핑막 패턴(18, 20)을 형성한다. 특히, 이렇게 형성된 제1 도전막 패턴(16)은 워드 라인에 평행하게 연장되는데, 그 폭이 넓게 형성되어 있으며, 후속 공정에서 다시 한번 패터닝되어 한쌍의 제1 전극으로 형성된다.
제1 도전막 패턴(16)을 형성하기 위한 식각 공정에서는 공정 변수 특히 반응 가스를 조절하여 제1 도전막 패턴(16)이 포지티브 경사를 갖도록 형성한다. 즉, 제1 도전막 패턴(16)의 하단 부분의 폭이 상단 부분의 폭보다 크게 형성된다.
다음으로, 도 5에서 보듯이, 제1 도전막 패턴(16)을 형성한 후에는, 산화 공정을 이용하여 제1 도전막 패턴(16)의 측벽에 측벽 산화막(22)을 형성한다. 이때, 제1 도전막 패턴(16)의 측벽이 경사지게 형성되어 있으므로, 산화 공정을 통해 형성된 측벽 산화막(22)이 스마일링 형태를 가지더라도, 제1 도전막 패턴(16)과 제2 도전막을 식각할 때 측벽 산화막(22)이 마스크로 작용하지는 않는다. 따라서, 측벽 산화막(22)의 하부에 도전성 스트링거가 남지 않게 된다.
또한, 측벽 산화막(22)의 스마일링 현상을 최소화하기 위하여, 제1 도전막 패턴(16)의 산화 공정은 고온 산화 공정(High Temperature Oxidation)을 통해 수행하는 것이 바람직하다. 이 경우, 제1 도전막 패턴(16)으로 사용되는 폴리실리콘이 빠르게 산화되므로 스마일링 현상이 거의 발생하지 않는다. 다만, 고온 산화 공정에 의해 성장된 산화막은 성긴 구조를 가지고 있으므로, 제1 전극 및 제2 전극 사이의 절연 특성을 강화하기 위하여, 형성된 산화막을 소둔(Annealing)할 것이 요구된다.
제1 도전막 패턴(16)의 측벽에 산화막(22)을 형성한 후에는, 제1 도전막 패턴(16)이 형성되지 않은 나머지 영역에 형성된 전하저장층(14)을 스트립하고, 전하저장층(14)이 스트립되어 노출된 기판(10)의 활성 영역에 게이트 산화막을 형성한다. 그리고, 도 1b 및 도 1c에서와 같이, 제2 도전막을 게이트 산화막 및 제1 도 전막 패턴(16) 상부에 콘포말하게 형성한 후, 제2 도전막과 제1 도전막 패턴을 동시에 식각하여 한쌍의 제1 전극 및 한쌍의 제2 전극이 서로 대칭된 구조의 스플리트 게이트를 형성한다.
도 6은 대칭 구조의 스플리트 게이트가 형성된 기판의 상면을 도시한다. 도 6에서 보듯이, 공통 라인이 형성되는 영역(C)에는 도전성 스트링거가 남아있지 않으므로, 한쌍의 제2 전극(26a) 사이에 단락이 발생하지 않는다. 그러므로, 소자의 프로그램/소거 동작이 원활하게 수행될 수 있다.
본 발명에 따르면, 제어 게이트로 사용되는 제1 도전막 패턴의 프로파일을 개선함으로써, 대칭 구조의 스플리트 게이트를 형성하는 과정에서 제2 도전막의 일부가 식각되지 않고 공통 라인이 형성되는 영역에 도전성 스트링거로 남는 현상을효과적으로 방지할 수 있다. 그리하여, 스플리트 게이트 구조를 가지는 비휘발성 기억 장치의 신뢰성을 향상시킬 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
Claims (5)
- (a) 반도체 기판에 활성 영역을 한정하는 단계와,(b) 상기 활성 영역 상에 소정의 폭으로 전하저장층 및 제1 도전막을 형성하는 단계와,(c) 상기 제1 도전막을 패터닝하되 그 측벽이 경사지게 하여 하단의 폭이 상단의 폭보다 큰 제1 도전막 패턴을 형성하는 단계와,(d) 상기 제1 도전막 패턴의 측벽에 산화 공정을 통해 측벽 산화막을 형성하는 단계와,(e) 상기 제1 도전막 패턴의 위 및 상기 제1 도전막 패턴의 주변의 상기 활성 영역 위에 콘포말한 제2 도전막을 형성하는 단계와,(f) 상기 제1 도전막 패턴 및 상기 제2 도전막을 동시에 패터닝하여 한쌍의 제1 전극 및 한쌍의 제2 전극을 형성하는 단계를 포함하는 비휘발성 기억 장치의 제조방법.
- 제1항에서,상기 (b) 단계에서 상기 제1 도전막의 상부에 캐핑 절연막을 더 형성하고,상기 (c) 단계에서 상기 캐핑 절연막 및 상기 제1 도전막을 동시에 패터닝하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
- 제1항에서,상기 (d) 단계는 고온 산화 공정(High Temperature Oxidation)을 이용하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
- 제3항에서,상기 (d) 단계 이후에 상기 고온 산화 공정을 통해 형성된 측벽 산화막을 소둔(Annealing)하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
- 제1항에서,상기 (e) 단계 이전에 상기 제1 도전막 패턴이 형성되지 않은 상기 전하저장층의 일부를 제거하는 단계와,상기 전하저장층의 일부가 제거된 상기 활성 영역 위에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
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