KR100770534B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자의 제조 방법에는 반도체 기판 위에 산화막과 폴리실리콘층이 순차적으로 형성되고, 상기 산화막과 폴리실리콘층이 각각 형성된 고전압 영역과 저전압 영역이 정의되는 단계; 상기 고전압 영역의 폴리실리콘층 상에 패턴화된 제 1 포토레지스트를 형성하는 단계; 상기 저전압 영역 상에 제 2 포토레지스트를 형성하는 단계; 상기 제 1 포토레지스트를 식각 마스크로 이용하여, 상기 고전압 영역의 폴리실리콘층을 식각하는 단계; 상기 제 1 포토레지스트 및 제 2 포토레지스트를 제거하기 위한 스트립 공정을 수행하는 단계; 및 상기 스트립 공정에 의해 노출되는 고전압 영역의 폴리실리콘층 및 저전압 영역의 폴리실리콘층을 식각 마스크로 이용하여, 고전압 영역의 산화막 및 저전압 영역의 산화막을 식각하는 단계;가 포함된다.
제안되는 바와 같은 반도체 소자의 제조 방법에 의해서, 반도체 소자의 제조 공정이 단순화되며, 이에 따라 반도체 소자가 향상된 성능을 갖게 되어 그에 대한 신뢰성이 증가되는 장점이 있다.
반도체 소자, 스트립, 블랭킷 식각

Description

반도체 소자의 제조 방법{Method of fabricating semiconductor device}
도 1 내지 도 4는 종래의 반도체 소자의 제조 방법을 설명하는 도면.
도 5 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면.
도 9 및 도 10은 본 발명의 실시예에 따라 제조된 반도체 소자를 보여주는 SEM 사진.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는, 고전압(high voltage)용 게이트 산화막(gate oxide) 및 저전압(low voltage)용 게이트 산화막을 형성시키는 것에 대한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 트랜지스터를 반도체 기판 위에 구현할 때, 상대적으로 높은 고전압용 게이트와 상대적으로 낮은 저전압용 게이트를 동시에 요구하는 경우가 많다.
이러한 고전압용 게이트와 저전압용 게이트가 동시에 존재하는 반도체 소자를 제작하는 경우, 고전압용 게이트 아래에는 상대적으로 두꺼운 두께의 고전압용 게이트 산화막이 요구되고, 저전압용 게이트 아래에는 상대적으로 작은 두께의 저전압용 게이트 산화막이 요구된다.
도 1 내지 도 4는 종래의 반도체 소자의 제조 방법을 설명하는 도면이다.
먼저, 도 1을 참조하면, STI(Shallow Trench Isolation,11)가 포함되는 반도체 기판(10) 위에서, 소정의 간격을 두고 고전압 영역(20)과 저전압 영역(30)이 정의된다.
그리고, 상기 고전압 영역(20)에는 상기 반도체 기판(10) 위에 소정 두께로 제 1 게이트 산화막(21), 제 1 폴리실리콘층(22) 및 제 1 포토 레지스트(23)가 순차적으로 형성된다.
그리고, 상기 저전압 영역(30)에는 상기 반도체 기판(10) 위에 소정 두께로 제 2 게이트 산화막(31), 제 2 폴리실리콘층(32) 및 제 2 포토 레지스트(33)가 순차적으로 형성된다.
상기 제 1 포토 레지스트(23)는 고전압용 게이트 전극을 형성하기 위해 패턴화되어 있으며, 상기 제 2 포토 레지스트(33)는 고전압용 게이트 전극을 형성하는 공정을 수행하기 위하여 상기 저전압 영역(30)을 보호하는 역할을 수행한다.
그 다음 도 2를 참조하면, 고전압용 게이트 전극을 형성하기 위하여 상기 제 1 포토 레지스트(23)를 식각 마스크로 이용하여 상기 제 1 폴리실리콘층(22)을 식각한다.
상기 제 1 폴리실리콘층(22)을 식각하는 과정이 수행된 다음에는 상기 제 1 게이트 산화막(21) 위에 소정의 폴리머(polymer, 24)가 남아있게 된다.
그 다음 도 3을 참조하면, 상기 제 1 게이트 산화막(21)위에 남아 있는 폴리머(24)를 제거하기 위하여 디스컴(Descum) 공정이 수행된다.
그 다음 도 4를 참조하면, 상기 폴리머(24)를 제거한 다음에는, 상기 제 1 포토 레지스트(23)를 식각 마스크로 이용하여 상기 제 1 게이트 산화막(21)을 식각하는 공정이 수행된다.
그리고, 상기 고전압 영역(20)에 형성되는 제 1게이트 산화막(21)의 두께는 일반적으로 상기 저전압 영역(30)에 형성되는 제 2 게이트 산화막(31)의 두께보다 더 두껍게 형성된다.
한편, 상기와 같은 종래의 반도체 소자의 제조 방법에 있어서는, 저전압 영역의 게이트 전극과 고전압 영역의 게이트 전극을 형성하기 위한 공정이 별도로 진행됨에 따라 공정이 복잡하다는 문제점이 있다.
또한, 게이트 전극을 형성하기 과정에서 폴리실리콘층 위에 포토 레지스트가 도포된 시간이 길어짐에 따라 제조되는 트랜지스터의 특성이 저하되는 문제점이 있다.
본 발명은 반도체 소자의 제조 공정이 단순화되며, 이에 따라 반도체 소자가 향상된 성능을 갖도록 하는 반도체 소자의 제조 방법을 제안하는 것을 목적으로 한다.
또한, 고전압 영역의 폴리실리콘층과 저전압 영역의 폴리실리콘층이 동시에 노출되도록 하고, 상기 폴리실리콘층을 리세스시키는 정도에 따라 제조되는 반도체 소자의 특성을 조절할 수 있는 반도체 소자의 제조 방법을 제안하는 것을 목적으로 한다.
상기되는 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법에는 반도체 기판 위에 산화막과 폴리실리콘층이 순차적으로 형성되고, 상기 산화막과 폴리실리콘층이 각각 형성된 고전압 영역과 저전압 영역이 정의되는 단계; 상기 고전압 영역의 폴리실리콘층 상에 패턴화된 제 1 포토레지스트를 형성하는 단계; 상기 저전압 영역 상에 제 2 포토레지스트를 형성하는 단계; 상기 제 1 포토레지스트를 식각 마스크로 이용하여, 상기 고전압 영역의 폴리실리콘층을 식각하는 단계; 상기 제 1 포토레지스트 및 제 2 포토레지스트를 제거하기 위한 스트립 공정을 수행하는 단계; 및 상기 스트립 공정에 의해 노출되는 고전압 영역의 폴리실리콘층 및 저전압 영역의 폴리실리콘층을 식각 마스크로 이용하여, 고전압 영역의 산화막 및 저전압 영역의 산화막을 식각하는 단계;가 포함된다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에는제 1 게이트 산화막과 제 1 폴리실리콘층을 갖는 고전압 영역과, 제 2 게이트 산화막과 제 2 폴리실리콘층을 갖는 저전압 영역이 제공되고, 상기 제 1 폴리실리콘층상에 제 1 포토레지스트가 형성하고, 상기 저전압 영역상에 제 2 포토레지스트를 형성하는 단계; 상기 제 1 및 제 2 포토 레지스트를 식각 마스크로 이용하여, 상기 제 1 및 제 2 폴리실리콘층을 식각하는 단계; 상기 제 1 및 제 2 폴리실리콘층이 식각된 다음에는 상기 제 1 및 제 2 포토 레지스트를 제거하기 위한 스트립 공정이 수행되는 단계; 상기 스트립 공정에 의해 상기 제 1 및 제 2 폴리실리콘층이 노출되고, 노출된 상기 폴리실리콘층을 식각 마스크로 이용하여, 상기 제 1 및 제 2 게이트 산화막을 식각하는 단계;가 포함되고, 상기 스트립 공정에 의해 상기 제 1 폴리실리콘층에 발생되는 소정의 폴리머도 함께 제거되는 것을 특징으로 한다.
제안되는 바와 같은 반도체 소자의 제조 방법에 의해서, 반도체 소자의 제조 공정이 단순화되며, 이에 따라 반도체 소자가 향상된 성능을 갖게 되어 그에 대한 신뢰성이 증가되는 장점이 있다.
또한, 고전압 영역의 폴리실리콘층과 저전압 영역의 폴리실리콘층이 동시에 노출됨에 따라, 상기 폴리실리콘층을 리세스 시키는 정도에 따라 제조되는 반도체 소자의 특성을 조절할 수 있는 장점이 있다.
이하에서는 본 발명의 실시예를 첨부되는 도면을 참조하여 상세하게 설명한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상의 범위 내에 든다고 할 것이다.
첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 5 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.
먼저, 도 5를 참조하면, 필트 영역으로 구분되는 STI(110)가 포함되는 반도체 기판(100) 위에는 고전압 영역(200)과 저전압 영역(300)이 정의된다.
그리고, 상기 고전압 영역(200)과 저전압 영역(300)은 상기 STI(110)를 사이 에 두고, 소정 거리 이격되어 형성된다.
상기 고전압 영역(200)은 상기 반도체 기판(100) 위에 산화막과 폴리실리콘이 순차적으로 적층됨에 따라, 소정 두께를 갖는 제 1 게이트 산화막(210) 및 제 1 폴리실리콘층(220)갖는다. 그리고, 상기 제 1 폴리실리콘층(220) 위에 패턴화된 제 1 포토 레지스트(230)를 형성시킨다.
또한, 상기 저전압 영역(300)은 상기 반도체 기판(100) 위에 산화막과 폴리실리콘이 순차적으로 적층됨에 따라, 소정 두께의 제 2 게이트 산화막(310) 및 제 2 폴리실리콘층(320)을 갖는다. 그리고, 상기 제 2 폴리실리콘층(320) 위에 패턴화된 제 2 포토 레지스트(330)를 형성시킨다.
그리고, 도시된 바와 같이 패턴화된 상기 제 2 폴리실리콘층(320)을 형성하기 위한 공정이 선행하여 수행되며, 이는 폴리실리콘을 증착시키고, 증착된 폴리실리콘을 식각하고 난 뒤 도포된 포토 레지스트를 제거하는 스트립(strip)공정에 의해 이루어질 수 있다.
그리고, 상기 제 1 포토 레지스트(230)는 고전압용 게이트 전극을 형성하기 위해 패턴화되어 있으며, 상기 제 2 포토 레지스트(330)는 고전압용 게이트 전극을 형성하는 공정을 수행하기 위하여 상기 저전압 영역(300)을 보호하는 역할을 수행한다.
그 다음, 도 6을 참조하면, 고전압용 게이트 전극을 형성하기 위하여 상기 제 1 포토 레지스트(230)를 식각 마스크로 이용하여 상기 제 1 폴리실리콘층(220)을 식각한다.
상기 제 1 폴리실리콘층(220)을 식각하기 위한 공정은 습식 식각 공정(wet etching process) 또는 건식 식각 공정(dry etching process)가 될 수 있다.
그리고, 상기 제 1 폴리실리콘층(220)을 식각하는 과정이 수행된 다음에는 상기 제 1 게이트 산화막(210) 위에 소정의 폴리머(polymer, 240)가 남아있게 된다.
그 다음, 도 7을 참조하면, 상기 폴리머(240)를 제거함과 동시에 상기 폴리실콘층(220)(320) 위에 도포된 포토 레지스트(230)(330)를 제거하는 스트립(strip)공정이 수행된다.
이에 따라, 상기 고전압 영역(200)은 반도체 기판(100) 위에 소정 두께 형성된 제 1 게이트 산화막(210)과 상기 제 1 게이트 산화막(210) 위에 형성된 제 1 폴리실리콘층(220)으로 이루어진다.
그리고, 상기 저전압 영역(300)은 반도체 기판(100) 위에 소정 두께 형성된 제 2 게이트 산화막(310)과 상기 제 2 게이트 산화막(310) 위에 형성된 제 2 폴리실리콘층(320)으로 이루어진다.
이에 따라, 게이트 전극을 형성하는 폴리실리콘층(220)(320)의 리세스(recess) 조절이 가능하게 되고, 상기 폴리실리콘층(220)(320)을 리세스함으로써, 제조되는 반도체 소자 즉, 트랜지스터의 특성을 조절할 수 있게 된다.
즉, 상기의 스트립 공정에 의해 폴리머(240) 및 포토 레지스트(230)(330)가 제거됨에 동시에, 상기 폴리실리콘층(220)(320)이 노출되고, 이에 따라 상기 폴리실리콘층(220)(320)의 리세스 양 조절이 가능해지게 된다.
그리고, 상기 폴리실리콘층(220)(320)가 리세스되는 양에 따라 형성되는 게이트 전극의 선폭(Critical Dimension)이 조절될 수 있다.
그 다음, 도 8을 참조하면, 상기 폴리실리콘층(220)(320)을 식각 마스크로 이용하여 상기 게이트 산화막(210)(310)을 식각하는 공정이 수행된다.
상세히, 상기의 스트립 공정에 의해 상기 게이트 산화막(210)(310)의 일부가 노출되며, 이에 따라 노출된 제 1 게이트 산화막(210) 및 제 2 게이트 산화막(310)을 동시에 식각함으로써 게이트 전극이 형성되도록 한다.
이에 의해, 반도체 소자의 제조 공정이 단순해지며, 이후의 공정에 의해 제조되는 게이트 전극 역시 향상된 성능을 갖게 된다.
상기의 게이트 산화막 식각 공정은 상기 제 2 게이트 산화막(310)의 두께를 고려하여 수행됨으로써, 상기 고전압 영역(200)의 제 1 게이트 산화막(210)은 그 두께중 일부만이 식각된다.
왜냐하면, 일반적으로 고전압 영역의 제 1 게이트 산화막(210)은 저전압 영역의 제 2 게이트 산화막(310)의 두께보다 더 두껍게 형성되기 때문이다. 그리고, 이후의 공정에서 상기 제 1 게이트 산화막(210)의 남은 부분을 추가 식각하는 공정이 더 수행될 수 있다.
한편, 상기 게이트 산화막(210)(310)을 식각하는 공정이 수행된 다음에는 노출된 부위 전면을 블랭킷 식각(blanket etch) 한다. 상기 블랭킷 식각은 식각 마스크 패턴없이 모든 박막을 골고루 식각하는 방법으로 식각 가스는 폴리실리콘과 고 선택비를 갖는 CF4, CHF3, CH3F, Ar등을 사용할 수 있다.
상기의 블랭킷 식각에 의해 상기 폴리실리콘층(220)(320)에 자연 생성되는 자연 산화막이 제거될 수 있다. 이에 따라, 제조되는 반도체 소자의 성능이 향상될 수 있다.
도 9 및 도 10은 본 발명의 실시예에 따라 제조된 반도체 소자를 보여주는 SEM 사진이다.
도 9 및 도 10을 참조하면, 본 발명의 실시예에 따라 제조되는 반도체 소자에 있어서의 게이트 전극 즉, 폴리실리콘과 게이트 산화막의 형상이 균일하게 형성되며, 이에 따라 게이트 전극의 성능이 향상된다.
전술한 바와 같은 본 발명의 실시예에 의해서, 반도체 소자의 제조 공정이 단순해지며, 제조되는 반도체 소자 역시 향상된 성능을 갖게 되는 효과가 있다.
제안되는 바와 같은 반도체 소자의 제조 방법에 의해서, 반도체 소자의 제조 공정이 단순화되며, 이에 따라 반도체 소자가 향상된 성능을 갖게 되어 그에 대한 신뢰성이 증가되는 장점이 있다.
또한, 고전압 영역의 폴리실리콘층과 저전압 영역의 폴리실리콘층이 동시에 노출됨에 따라, 상기 폴리실리콘층을 리세스 시키는 정도에 따라 제조되는 반도체 소자의 특성을 조절할 수 있는 장점이 있다.

Claims (6)

  1. 반도체 기판 위에 산화막과 폴리실리콘층이 순차적으로 형성되고, 상기 산화막과 폴리실리콘층이 각각 형성된 고전압 영역과 저전압 영역이 정의되는 단계;
    상기 고전압 영역의 폴리실리콘층 상에 패턴화된 제 1 포토레지스트를 형성하는 단계;
    상기 저전압 영역 상에 제 2 포토레지스트를 형성하는 단계;
    상기 제 1 포토레지스트를 식각 마스크로 이용하여, 상기 고전압 영역의 폴리실리콘층을 식각하는 단계;
    상기 제 1 포토레지스트 및 제 2 포토레지스트를 제거하기 위한 스트립 공정을 수행하는 단계; 및
    상기 스트립 공정에 의해 노출되는 고전압 영역의 폴리실리콘층 및 저전압 영역의 폴리실리콘층을 식각 마스크로 이용하여, 고전압 영역의 산화막 및 저전압 영역의 산화막을 식각하는 단계;가 포함되는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 스트립 공정에 의해 고전압 영역의 폴리실리콘층과 저전압 영역의 폴리실리콘층이 동시에 노출되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기의 고전압 영역의 산화막과 저전압 영역의 산화막이 식각된 다음에는, 노출되는 부위의 전면을 블랭킷 식각하는 단계가 더 포함되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 블랫킷 식각하는 단계가 수행된 다음에는 고전압 영역에 형성된 산화막을 추가로 식각하는 단계가 더 포함되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 게이트 산화막과 제 1 폴리실리콘층을 갖는 고전압 영역과, 제 2 게이트 산화막과 제 2 폴리실리콘층을 갖는 저전압 영역이 제공되고,
    상기 제 1 폴리실리콘층상에 제 1 포토레지스트가 형성하고, 상기 저전압 영역상에 제 2 포토레지스트를 형성하는 단계;
    상기 제 1 및 제 2 포토 레지스트를 식각 마스크로 이용하여, 상기 제 1 및 제 2 폴리실리콘층을 식각하는 단계;
    상기 제 1 및 제 2 폴리실리콘층이 식각된 다음에는 상기 제 1 및 제 2 포토 레지스트를 제거하기 위한 스트립 공정이 수행되는 단계;
    상기 스트립 공정에 의해 상기 제 1 및 제 2 폴리실리콘층이 노출되고, 노출된 상기 폴리실리콘층을 식각 마스크로 이용하여, 상기 제 1 및 제 2 게이트 산화막을 식각하는 단계;가 포함되고,
    상기 스트립 공정에 의해 상기 제 1 폴리실리콘층에 발생되는 소정의 폴리머도 함께 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 게이트 산화막을 식각하는 단계가 수행된 다음에는, 노출된 전면을 식각 마스크 패턴없이 골고루 식각하는 블랭킷 식각이 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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