JP2011049422A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2011049422A
JP2011049422A JP2009197858A JP2009197858A JP2011049422A JP 2011049422 A JP2011049422 A JP 2011049422A JP 2009197858 A JP2009197858 A JP 2009197858A JP 2009197858 A JP2009197858 A JP 2009197858A JP 2011049422 A JP2011049422 A JP 2011049422A
Authority
JP
Japan
Prior art keywords
gate electrode
film
insulating film
sidewall spacer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009197858A
Other languages
English (en)
Other versions
JP5331618B2 (ja
Inventor
Akira Mansei
彰 満生
Mitsuro Inada
充郎 稲田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009197858A priority Critical patent/JP5331618B2/ja
Priority to US12/837,901 priority patent/US8492227B2/en
Publication of JP2011049422A publication Critical patent/JP2011049422A/ja
Application granted granted Critical
Publication of JP5331618B2 publication Critical patent/JP5331618B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】サイドウォールスペーサの幅が互いに異なる２つのトランジスタを形成するときに、サイドウォールスペーサの幅を十分に異ならせる。
【解決手段】第１絶縁膜１６上にエッチングストッパ膜１９を形成する。次いで第２絶縁膜を第１ゲート電極１３ａによる凹凸が残る厚さに形成する。次いで、エッチングストッパ膜１９をストッパーとした異方性エッチングを行い、第２ゲート電極１３ｂ上に位置する第２絶縁膜を除去し、かつ第１ゲート電極１３ａの第１サイドウォールスペーサ１８ａを形成する。次いで、エッチングストッパ膜１９を除去する。次いで、第１絶縁膜１６を異方性エッチングすることにより、第２ゲート電極１３ｂに第２サイドウォールスペーサを形成し、かつ第１ゲート電極１３ａに、第１サイドウォールスペーサ１８ａの内側に位置する第３サイドウォールスペーサを形成する。
【選択図】図１

Description

本発明は、サイドウォールスペーサの幅が互いに異なる２つのトランジスタを有する半導体装置の製造方法に関する。
近年のＬＳＩでは、一つの半導体装置に一連の機能を集積するシステムＬＳＩが用いられる様になっている。このような半導体装置においては、ＬｏｇｉｃとＳＲＡＭ、ＤＲＡＭのメモリが搭載されることが多くなってきている。
上記した半導体装置において、Ｌｏｇｉｃ部とＤＲＡＭ部のゲートサイドウォールスペーサは同じ構造を用いていたが、素子の微細化に伴い、同じサイドウォールスペーサ構造では要求される特性を満たすことが難しくなってきている。このため、Ｌｏｇｉｃ部とＤＲＡＭ部で幅が異なるサイドウォールスペーサを形成することが求められている。
例えば特許文献１には、図９ないし図１６に示した半導体装置の製造方法が開示されている。まず図９に示すように、素子分離酸化膜２が形成されたシリコン基板１上に、第１のゲート電極３ａおよび第２のゲート電極３ｂを形成する。次いで、第１のエッチングストッパ層として酸化シリコン膜４、第２のエッチングストッパ層としてシリコン窒化膜５、及び第１のサイドウォールスペーサ層６として酸化シリコン膜を順次成膜する。
次に図１０に示すように、ドライエッチング等の異方性エッチング方法を用いて、第１のサイドウォールスペーサ層６を全面エッチバックする。このときのエッチング条件は、シリコン窒化膜５に対して高い選択性を有するようにする。このため、シリコン窒化膜５は残り、かつ酸化シリコン膜４は保護される。
次に図１１に示すように、フォトレジスト膜７を形成し、フォトレジスト膜７に開溝を形成して、ゲート電極３ｂ及びその周囲を露出させる。
次に図１２に示すように、ゲート電極３ｂ部の側面に形成されている第１のサイドウォールスペーサ層６をウェットエッチングにて除去する。
次に図１３に示すように、アッシング装置やウェットエッチング装置にてフォトレジスト膜７を除去する。
次に図１４に示すように、第２のエッチングストッパ層であるシリコン窒化膜５を、ドライエッチングやウェットエッチングにより除去する。このエッチングは、酸化シリコン膜４に対して高い選択性を有する条件にて行う。
その後、図１５に示すように、酸化シリコン膜８を成膜する。次いで図１６に示すように、ドライエッチング等により、酸化シリコン膜８に対して異方性エッチングを行い、サイドウォールスペーサ層を形成する。これらの工程を行う事により、ゲート電極３ａ，３ｂに対して互いに幅の異なるサイドウォールスペーサを形成することが可能となる。
また特許文献２には、不揮発メモリメモリセルを構成する第１電界効果トランジスタと、回路を構成する第２電界効果トランジスタとを有する半導体装置において、第１電界効果トランジスタと第２電界効果トランジスタとでサイドウォールスペーサの幅を異ならせることが記載されている。具体的には、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順に積層した積層膜を第１電界効果トランジスタのゲート電極上及び第２電界効果トランジスタのゲート電極上に形成する。その後、窒化シリコン膜をエッチングストッパとしたエッチングを行うことにより、第２電界効果トランジスタのゲート電極上から最上層の酸化シリコン膜を選択的に除去する。そして、積層膜に対してエッチングを行うことにより、サイドウォールスペーサを形成している。
特開２００５−００５５０８号公報 特開２００４−３４９６８０号公報
特許文献１及び２に記載の技術では、窒化シリコン膜からなるエッチングストッパを残したまま積層膜を異方性エッチング、すなわちドライエッチングすることにより、サイドウォールスペーサを形成している。このため、エッチングストッパ膜を除去するときに、幅広であるサイドウォールスペーサの主要部を構成する酸化シリコン膜も一定量除去される。従って、サイドウォールスペーサの幅を十分に異ならせることは難しかった。
本発明によれば、半導体基板上に、第１トランジスタの第１ゲート電極、及び第２トランジスタの第２ゲート電極を形成する工程と、
前記半導体基板上、前記第１ゲート電極上、及び前記第２ゲート電極上に第１絶縁膜を、前記第１ゲート電極及び前記第２ゲート電極による凹凸が残る厚さに形成する工程と、
前記第１絶縁膜上に、前記第２ゲート電極を覆い、かつ前記第１ゲート電極を覆わないエッチングストッパ膜を形成する工程と、
前記第１絶縁膜上及び前記エッチングストッパ膜上に、第２絶縁膜を前記第１ゲート電極による凹凸が残る厚さに形成する工程と、
前記エッチングストッパ膜をストッパーとした異方性エッチングを行い、前記第２ゲート電極上に位置する前記第２絶縁膜を除去し、かつ前記第１トランジスタの第１サイドウォールスペーサを形成する工程と、
前記エッチングストッパ膜を除去する工程と、
前記第１絶縁膜を異方性エッチングすることにより、前記第２ゲート電極に第２サイドウォールスペーサを形成し、かつ前記第１ゲート電極に、前記第１サイドウォールスペーサの内側に位置する第３サイドウォールスペーサを形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、第１ゲート電極のサイドウォールスペーサは第１サイドウォールスペーサ及び第３サイドウォールスペーサにより形成され、第２ゲート電極のサイドウォールスペーサは第２サイドウォールスペーサにより形成される。そしてエッチングストッパ膜はサイドウォールを形成しないため、エッチングストッパ膜を除去するときのエッチングとしては等方性エッチングを用いることができる。このため、エッチングストッパ膜を除去するときに第１サイドウォールスペーサが除去されることを抑制できる。このため、第１ゲート電極のサイドウォールスペーサと第２ゲート電極のサイドウォールスペーサの幅を十分に異ならせることができる。
本発明によれば、サイドウォールスペーサの幅が互いに異なる２つのトランジスタを形成するときに、サイドウォールスペーサの幅を十分に異ならせることができる。
実施形態に係る半導体装置の製造方法を示す断面図であり、図６の次の工程を示す図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 図２の次の工程を示す断面図である。 図３の次の工程を示す断面図である。 図４の次の工程を示す断面図である。 図５の次の工程を示す断面図である。 図１の次の工程を示す断面図である。 図７の次の工程を示す断面図である。 特許文献１に記載の半導体装置の製造方法を示す断面図である。 図９の次の工程を示す断面図である。 図１０の次の工程を示す断面図である。 図１１の次の工程を示す断面図である。 図１２の次の工程を示す断面図である。 図１３の次の工程を示す断面図である。 図１４の次の工程を示す断面図である。 図１５の次の工程を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１〜図８は、実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法では、まず半導体基板１１上に、第１トランジスタの第１ゲート電極１３ａ、及び第２トランジスタの第２ゲート電極１３ｂを形成する。次いで、半導体基板１１上、第１ゲート電極１３ａ上、及び第２ゲート電極１３ｂ上に第１絶縁膜１６を、第１ゲート電極１３ａ及び第２ゲート電極１３ｂによる凹凸が残る厚さに形成する。次いで第１絶縁膜１６上にエッチングストッパ膜１９を形成する。エッチングストッパ膜１９は、第２ゲート電極１３ｂを覆い、かつ第１ゲート電極１３ａを覆わない。次いで、第１絶縁膜１６上及びエッチングストッパ膜１９上に、第２絶縁膜１８を第１ゲート電極１３ａによる凹凸が残る厚さに形成する。次いで、エッチングストッパ膜１９をストッパーとした異方性エッチングを行い、第２ゲート電極１３ｂ上に位置する第２絶縁膜１８を除去し、かつ第１ゲート電極１３ａの第１サイドウォールスペーサ１８ａを形成する。次いで、エッチングストッパ膜１９を除去する。次いで、第１絶縁膜１６を異方性エッチングすることにより、第２ゲート電極１３ｂに第２サイドウォールスペーサ１６ｂを形成し、かつ第１ゲート電極１３ａに、第１サイドウォールスペーサ１８ａの内側に位置する第３サイドウォールスペーサ１６ａを形成する。以下、詳細に説明する。
まず図２に示すように、シリコン基板などの半導体基板１１に素子分離膜１２を形成する。素子分離膜１２は、例えばＳＴＩ（Shallow Trench Isorasion）法により形成される。これにより、第１トランジスタが形成される領域、及び第２トランジスタが形成される領域は、それぞれ他の領域から分離される。
本実施形態において製造される半導体装置は、メモリ領域とロジック領域を有している。メモリ領域には、ＤＲＡＭやＳＲＡＭなどのメモリ素子と、このメモリ素子に対して読み書きを行うための周辺回路が形成されている。ロジック領域には、メモリ素子に記憶されている情報を処理するためのロジック回路が形成されている。第１トランジスタはメモリ領域の周辺回路に使用され、第２トランジスタは、ロジック回路に使用される。
次いで、半導体基板１１にゲート絶縁膜（図示せず）を形成し、さらにゲート絶縁膜上に第１ゲート電極１３ａ及び第２ゲート電極１３ｂを形成する。次いで、半導体基板１１上、第１ゲート電極１３ａ上、及び第２ゲート電極１３ｂ上に、第１絶縁膜１６を形成する。第１絶縁膜１６の厚さは、第１ゲート電極１３ａ及び第２ゲート電極１３ｂそれぞれによる凹凸が残る厚さであり、例えば第１ゲート電極１３ａ及び第２ゲート電極１３ｂの厚さ未満、好ましくはこれらの厚さの０．１倍以上０．５倍以下である。第１絶縁膜１６は、例えば酸化シリコン膜である。
次いで図３に示すように、第１絶縁膜１６上にエッチングストッパ膜１９を形成する。エッチングストッパ膜１９は、詳細を後述する第２絶縁膜１８に対してエッチング選択比が取れる材料から形成されている。エッチングストッパ膜１９は、例えばシリコン膜、アモルファスカーボン膜、又はレジスト膜である。エッチングストッパ膜１９の厚さは、例えば第１ゲート電極１３ａ及び第２ゲート電極１３ｂの厚さの０．１倍以上０．５倍以下である。
次いで、エッチングストッパ膜１９上にレジスト膜を塗布し、このレジスト膜を露光及び現像する。これにより、エッチングストッパ膜１９上にはレジストパターン１７が形成される。
次いで図４に示すように、レジストパターン１７をマスクとしてエッチングストッパ膜１９をエッチングする。これにより、エッチングストッパ膜１９は、第２ゲート電極１３ｂを覆い、かつ第１ゲート電極１３ａを覆わない状態になる。その後、図５に示すように、レジストパターン１７を除去する。この状態において、第１絶縁膜１６は、第１ゲート電極１３ａの上方に位置する部分が露出している。この状態において第２ゲート電極１３ｂの側面を被覆しているエッチングストッパ膜１９の表面は、第１ゲート電極１３ａの側壁を被覆している第１絶縁膜１６の表面に対してなだらかになっている。
次いで図６に示すように、第１絶縁膜１６上及びエッチングストッパ膜１９上に、第２絶縁膜１８を形成する。第２絶縁膜１８は、第１絶縁膜１６と同一の材料であるのが好ましい。第１絶縁膜１６が酸化シリコン膜である場合、第２絶縁膜１８は酸化シリコン膜である。第２絶縁膜１８の厚さは、例えば第１ゲート電極１３ａ及び第２ゲート電極１３ｂの厚さの０．１倍以上０．５倍以下である。
次いで図１に示すように、第２絶縁膜１８に対して、エッチングストッパ膜１９をストッパーとした異方性エッチングを行うことにより、第２絶縁膜１８をエッチバックする。上記したように、第２ゲート電極１３ｂの側面を被覆しているエッチングストッパ膜１９の表面は、第１ゲート電極１３ａの側壁を被覆している第１絶縁膜１６の表面に対してなだらかになっている。このため、第２ゲート電極１３ｂ上に位置する第２絶縁膜１８は除去される。また第１絶縁膜１６のうち第１ゲート電極１３ａに起因して凸部になっている部分の側壁には、第１サイドウォールスペーサ１８ａが形成される。なお、エッチングストッパ膜１９の側壁にも、サイドウォールスペーサ１８ｂが形成される。その後、図７に示すように、エッチングストッパ膜１９を除去する。
次いで図８に示すように、第１絶縁膜１６に対して異方性エッチングを行うことにより、第１絶縁膜１６をエッチバックする。これにより、第２ゲート電極１３ｂには第２サイドウォールスペーサ１６ｂが形成される。また第１ゲート電極１３ａには第３サイドウォールスペーサ１６ａが形成される。第３サイドウォールスペーサ１６ａは、第１サイドウォールスペーサ１８ａの内側に位置している。なおこのエッチングにおいて、サイドウォールスペーサ１８ｂが除去されることもある。
すなわち本実施形態では第１ゲート電極１３ａのサイドウォールスペーサは、第１サイドウォールスペーサ１８ａ及び第３サイドウォールスペーサ１６ａによって形成されており、第２ゲート電極１３ｂのサイドウォールスペーサは、第２サイドウォールスペーサ１６ｂで形成されている。このため、第１ゲート電極１３ａのサイドウォールスペーサの幅を、第２ゲート電極１３ｂのサイドウォールスペーサの幅より大きくすることができる。
また本実施形態では、第１ゲート電極１３ａ及び第２ゲート電極１３ｂのサイドウォールスペーサを形成するためには、第１絶縁膜１６、エッチングストッパ膜１９、レジストパターン１７、及び第２絶縁膜１８を形成すれば良い。このため、特許文献１に記載した方法に対して成膜する必要がある膜の数を少なくして、製造工程数を減らすことができる。
また第２絶縁膜１８を第１絶縁膜１６と同じ材料により形成した場合、第１絶縁膜１６をエッチバックして第２サイドウォールスペーサ１６ｂ及び第３サイドウォールスペーサ１６ａを形成するときに、第１サイドウォールスペーサ１８ａもエッチバックされる。従って、第１サイドウォールスペーサ１８ａ及び第３サイドウォールスペーサ１６ａを一つのサイドウォールスペーサとしてみたときに、このサイドウォールスペーサの形状をサイドウォールスペーサとして適した形状にすることができる。
また、特許文献１に記載の方法では、サイドウォールスペーサ層６のエッチングにおいて、エッチングストッパ膜であるシリコン窒化膜５も表層は除去される。半導体装置の微細化が進むと、サイドウォールスペーサの形状を維持するために、各層の厚さを薄くする必要がある。シリコン窒化膜５が薄くなると、酸化シリコン膜４のエッチングにおいてシリコン窒化膜５にピンホールが形成される可能性が出てくる。シリコン窒化膜５にピンホールが形成されると、サイドウォールスペーサ層６のエッチング工程において酸化シリコン膜４も除去されてしまい、半導体基板１にダメージを与えてしまう。
これに対して本実施形態では、エッチングストッパ膜１９はサイドウォールスペーサの形状に影響を与えないため、半導体装置を微細化しても膜厚を薄くする必要がない。従って、上記した問題が生じることを抑制できる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１ 半導体基板
２ 素子分離酸化膜
３ａ ゲート電極
３ｂ ゲート電極
４ 酸化シリコン膜
５ シリコン窒化膜
６ 第１のサイドウォールスペーサ層
７ フォトレジスト膜
８ 酸化シリコン膜
１１ 半導体基板
１２ 素子分離膜
１３ａ 第１ゲート電極
１３ｂ 第２ゲート電極
１６ 第１絶縁膜
１６ａ 第３サイドウォールスペーサ
１６ｂ 第２サイドウォールスペーサ
１７ レジストパターン
１８ 第２絶縁膜
１８ａ 第１サイドウォールスペーサ
１８ｂ サイドウォールスペーサ
１９ エッチングストッパ膜

Claims (4)

  1. 半導体基板上に、第１トランジスタの第１ゲート電極、及び第２トランジスタの第２ゲート電極を形成する工程と、
    前記半導体基板上、前記第１ゲート電極上、及び前記第２ゲート電極上に第１絶縁膜を、前記第１ゲート電極及び前記第２ゲート電極による凹凸が残る厚さに形成する工程と、
    前記第１絶縁膜上に、前記第２ゲート電極を覆い、かつ前記第１ゲート電極を覆わないエッチングストッパ膜を形成する工程と、
    前記第１絶縁膜上及び前記エッチングストッパ膜上に、第２絶縁膜を前記第１ゲート電極による凹凸が残る厚さに形成する工程と、
    前記エッチングストッパ膜をストッパーとした異方性エッチングを行い、前記第２ゲート電極上に位置する前記第２絶縁膜を除去し、かつ前記第１トランジスタの第１サイドウォールスペーサを形成する工程と、
    前記エッチングストッパ膜を除去する工程と、
    前記第１絶縁膜を異方性エッチングすることにより、前記第２ゲート電極に第２サイドウォールスペーサを形成し、かつ前記第１ゲート電極に、前記第１サイドウォールスペーサの内側に位置する第３サイドウォールスペーサを形成する工程と、
    を備える半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第２絶縁膜は、前記第１絶縁膜と同一の物質により形成されている半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法において、
    前記第２絶縁膜は酸化シリコン膜であり、
    前記エッチングストッパ膜は、シリコン膜、アモルファスカーボン膜、又はレジスト膜である半導体装置の製造方法。
  4. 請求項１〜３のいずれか一つに記載の半導体装置の製造方法において、
    前記第１トランジスタはメモリ素子の読み書きを行う周辺回路であり、
    前記第２トランジスタは、ロジック回路である半導体装置の製造方法。
JP2009197858A 2009-08-28 2009-08-28 半導体装置の製造方法 Expired - Fee Related JP5331618B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009197858A JP5331618B2 (ja) 2009-08-28 2009-08-28 半導体装置の製造方法
US12/837,901 US8492227B2 (en) 2009-08-28 2010-07-16 Method of forming side wall spacers for a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009197858A JP5331618B2 (ja) 2009-08-28 2009-08-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2011049422A true JP2011049422A (ja) 2011-03-10
JP5331618B2 JP5331618B2 (ja) 2013-10-30

Family

ID=43625537

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009197858A Expired - Fee Related JP5331618B2 (ja) 2009-08-28 2009-08-28 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8492227B2 (ja)
JP (1) JP5331618B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120309182A1 (en) * 2011-05-31 2012-12-06 Globalfoundries Inc. Method of Forming Sidewall Spacers Having Different Widths Using a Non-Conformal Deposition Process
TWI672797B (zh) * 2015-08-26 2019-09-21 聯華電子股份有限公司 半導體結構及其製造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264767A (ja) * 1995-03-20 1996-10-11 Fujitsu Ltd 半導体装置及びその製造方法
JP2001093984A (ja) * 1999-09-20 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2003086704A (ja) * 2001-09-14 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20040092074A1 (en) * 2002-11-07 2004-05-13 Nanya Technology Corporation Method of forming source/drain regions in semiconductor devices
JP2004349377A (ja) * 2003-05-21 2004-12-09 Sharp Corp 半導体装置及びその製造方法
JP2005005508A (ja) * 2003-06-12 2005-01-06 Sharp Corp 半導体装置及びその製造方法
US20070200179A1 (en) * 2006-02-24 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strain enhanced CMOS architecture with amorphous carbon film and fabrication method of forming the same
JP2008098396A (ja) * 2006-10-12 2008-04-24 Fujitsu Ltd 半導体装置及びその製造方法
JP2008117848A (ja) * 2006-11-01 2008-05-22 Nec Electronics Corp 半導体装置の製造方法
US20090039445A1 (en) * 2006-11-03 2009-02-12 Shien-Yang Wu Variable width offset spacers for mixed signal and system on chip devices
US20090186471A1 (en) * 2008-01-21 2009-07-23 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region
US20090189193A1 (en) * 2006-06-30 2009-07-30 Intel Corporation Selective spacer formation on transistors of different classes on the same device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4477886B2 (ja) 2003-04-28 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264767A (ja) * 1995-03-20 1996-10-11 Fujitsu Ltd 半導体装置及びその製造方法
JP2001093984A (ja) * 1999-09-20 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2003086704A (ja) * 2001-09-14 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20040092074A1 (en) * 2002-11-07 2004-05-13 Nanya Technology Corporation Method of forming source/drain regions in semiconductor devices
JP2004349377A (ja) * 2003-05-21 2004-12-09 Sharp Corp 半導体装置及びその製造方法
JP2005005508A (ja) * 2003-06-12 2005-01-06 Sharp Corp 半導体装置及びその製造方法
US20070200179A1 (en) * 2006-02-24 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strain enhanced CMOS architecture with amorphous carbon film and fabrication method of forming the same
US20090189193A1 (en) * 2006-06-30 2009-07-30 Intel Corporation Selective spacer formation on transistors of different classes on the same device
JP2008098396A (ja) * 2006-10-12 2008-04-24 Fujitsu Ltd 半導体装置及びその製造方法
JP2008117848A (ja) * 2006-11-01 2008-05-22 Nec Electronics Corp 半導体装置の製造方法
US20090039445A1 (en) * 2006-11-03 2009-02-12 Shien-Yang Wu Variable width offset spacers for mixed signal and system on chip devices
US20090186471A1 (en) * 2008-01-21 2009-07-23 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region

Also Published As

Publication number Publication date
US8492227B2 (en) 2013-07-23
US20110053367A1 (en) 2011-03-03
JP5331618B2 (ja) 2013-10-30

Similar Documents

Publication Publication Date Title
US9006107B2 (en) Patterned structure of semiconductor device and fabricating method thereof
US7994056B2 (en) Method for forming pattern in semiconductor device
US8741701B2 (en) Fin structure formation including partial spacer removal
JP2008066689A (ja) 半導体素子の製造方法
US9006110B1 (en) Method for fabricating patterned structure of semiconductor device
KR101169164B1 (ko) 반도체 소자의 형성 방법
US8524604B2 (en) Method for forming fine pattern of semiconductor device
KR20090097425A (ko) 반도체 소자의 게이트 절연막 형성 방법
JP5331618B2 (ja) 半導体装置の製造方法
US7316963B2 (en) Method for manufacturing semiconductor device
TWI546859B (zh) 半導體裝置之圖案化結構及其製作方法
US20090170336A1 (en) Method for forming pattern of semiconductor device
US8110507B2 (en) Method for patterning an active region in a semiconductor device using a space patterning process
US10062584B1 (en) Method for forming semiconductor structure
JP4916177B2 (ja) フラッシュメモリ素子のゲート形成方法
US20070148863A1 (en) Method for fabricating semiconductor device
KR100940275B1 (ko) 반도체 소자의 게이트 패턴 형성방법
US8178418B1 (en) Method for fabricating intra-device isolation structure
JP2009059770A (ja) 半導体装置及びその製造方法
US10529571B1 (en) Method of fabricating patterned structure
JP2005136084A (ja) 半導体装置および半導体装置の製造方法
US20130102123A1 (en) Method for fabricating single-sided buried strap in a semiconductor device
JP2008103501A (ja) 半導体装置の製造方法及び半導体装置
KR100770534B1 (ko) 반도체 소자의 제조 방법
KR100781453B1 (ko) 모스 트랜지스터의 게이트 전극 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130723

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130725

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130729

R150 Certificate of patent or registration of utility model

Ref document number: 5331618

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130903

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees