JP2004273537A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】素子分離膜の厚さを維持しつつ、厚さの異なるゲート酸化膜を同一基板上に形成する。
【解決手段】ＬＯＣＯＳ法により、素子分離領域ＲＩにフィールド酸化膜３を形成した後、低耐圧能動領域ＲＬを窒化珪素膜４で覆ってから、高耐圧能動領域ＲＨに厚さの厚いゲート酸化膜５を形成し、低耐圧能動領域ＲＬから窒化珪素膜４を除去して、低耐圧能動領域ＲＬに厚さの薄いゲート酸化膜６を形成する。
【選択図】 図１
【解決手段】ＬＯＣＯＳ法により、素子分離領域ＲＩにフィールド酸化膜３を形成した後、低耐圧能動領域ＲＬを窒化珪素膜４で覆ってから、高耐圧能動領域ＲＨに厚さの厚いゲート酸化膜５を形成し、低耐圧能動領域ＲＬから窒化珪素膜４を除去して、低耐圧能動領域ＲＬに厚さの薄いゲート酸化膜６を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、厚さの異なるゲート酸化膜を形成する方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、高耐圧回路と低耐圧回路とを同一基板上に形成するために、例えば、特許文献１に開示されているように、厚さの異なるゲート酸化膜を同一基板上に形成することが行われている。
図４は、従来の半導体装置の製造方法を示す断面図である。
【０００３】
図４（ａ）において、半導体基板１０１には、高耐圧素子を形成する高耐圧能動領域ＲＨ、低耐圧素子を形成する低耐圧能動領域ＲＬが設けられるとともに、能動領域を素子分離する素子分離領域ＲＩが設けられている。
そして、ＣＶＤなどの方法により、窒化珪素膜１０２を半導体基板１０１上に形成し、フォトリソグラフィー技術およびエッチング技術を用いることにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬが窒化珪素膜１０２で覆われるようにして、素子分離領域ＲＩの窒化珪素膜１０２を除去する。
【０００４】
次に、図４（ｂ）に示すように、窒化珪素膜１０２を酸化防止膜として、半導体基板１０１の熱酸化を行うことにより、素子分離領域ＲＩにフィールド酸化膜１０３を形成する。
次に、図４（ｃ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜１０２を半導体基板１０１から除去し、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板１０１の表面を露出させる。
【０００５】
次に、図４（ｄ）に示すように、半導体基板１０１の熱酸化を行うことにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板１０１上にゲート酸化膜１０４を形成する。
次に、図４（ｅ）に示すように、半導体基板１０１上にフォトレジストを塗布し、フォトリソグラフィーを行うことにより、低耐圧能動領域ＲＬのフォトレジストを除去するとともに、高耐圧能動領域ＲＨをフォトレジスト膜１０５で覆う。そして、フォトレジスト膜１０５をマスクとして、ゲート酸化膜１０４のウェットエッチングを行うことにより、ゲート酸化膜１０４を低耐圧能動領域ＲＬから除去し、低耐圧能動領域ＲＬの半導体基板１０１の表面を露出させる。
【０００６】
次に、図４（ｆ）に示すように、高耐圧能動領域ＲＨのフォトレジスト膜１０５を除去し、半導体基板１０１の熱酸化を行うことにより、低耐圧能動領域ＲＬの半導体基板１０１上にゲート酸化膜１０５を形成する。ここで、低耐圧能動領域ＲＬのゲート酸化膜１０５の厚さは、高耐圧能動領域ＲＨのゲート酸化膜１０４の厚さより薄くなるように設定される。
【０００７】
次に、図４（ｇ）に示すように、ＣＶＤなどの方法により、半導体基板１０１上に多結晶シリコンを堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコンをパターニングすることにより、ゲート酸化膜１０４、１０５上にゲート電極１０６、１０７をそれぞれ形成する。
【０００８】
【特許文献１】
特開２００１−１９６４６３号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置の製造方法では、厚さの薄いゲート酸化膜１０５を低耐圧能動領域ＲＬに形成するために、厚さの厚いゲート酸化膜１０４を低耐圧能動領域ＲＬから除去する必要がある。
このため、従来の半導体装置の製造方法では、厚さの厚いゲート酸化膜１０４を低耐圧能動領域ＲＬから除去する際に、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１０３がエッチングされ、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１０３が薄くなるため、フィールド反転によるリーク電流が発生するという問題があった。
【００１０】
そこで、本発明の目的は、素子分離膜の厚さを維持しつつ、厚さの異なるゲート酸化膜を同一基板上に形成することが可能な半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に素子分離膜を形成することにより、第１能動領域および第２能動領域を前記半導体基板上に形成する工程と、前記素子分離膜で素子分離された第２能動領域に酸化防止膜を形成する工程と、前記半導体基板の第１熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、前記第２能動領域に形成された酸化防止膜を除去する工程と、前記半導体基板の第２熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする。
【００１２】
これにより、第１能動領域に第１ゲート酸化膜を形成する際に、第２能動領域が酸化されることを防止することができ、第２能動領域に第２ゲート酸化膜を形成する際に、厚さが厚い酸化膜を第２能動領域から除去するためのエッチングを行う必要がなくなる。
このため、第２能動領域およびその周囲の素子分離膜の膜減りを減らすことが可能となり、素子分離膜の厚さを維持しつつ、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離領域で素子分離される第１能動領域および第２能動領域上に第１窒化珪素膜を形成する工程と、前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、前第１能動領域および第２能動領域上に形成された第１窒化珪素膜を除去する工程と、前記フィールド酸化膜で素子分離された第２能動領域に第２窒化珪素膜を形成する工程と、前記半導体基板の第２熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、前記第２能動領域に形成された第２窒化珪素膜を除去する工程と、前記半導体基板の第２熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする。
【００１４】
これにより、ＬＯＣＯＳ法を用いてフィールド酸化膜が形成された後に、第２窒化珪素膜で第２能動領域を覆うことが可能となり、厚さが厚い第１ゲート酸化膜を第１能動領域に形成する際に、第２能動領域が酸化されることを防止することができる。
このため、厚さが薄い第２ゲート酸化膜を第２能動領域に形成する際に、厚さが厚い酸化膜を第２能動領域から除去するためのエッチングを行う必要がなくなり、フィールド酸化膜の厚さを維持しつつ、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離領域で素子分離される第１能動領域および第２能動領域上に窒化珪素膜を形成する工程と、前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、前第１能動領域および第２能動領域上に形成された窒化珪素膜を除去する工程と、前記半導体基板の第２熱酸化を行うことにより、前第１能動領域および第２能動領域上に酸化珪素膜を形成する工程と、前記フィールド酸化膜で素子分離された第２能動領域およびその周囲のフィールド酸化膜上に多結晶シリコン膜を形成する工程と、前記半導体基板の第３熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成するとともに、前記多結晶シリコン膜を酸化珪素膜に変化させる工程と、前記第２能動領域上の酸化珪素膜を除去する工程と、前記半導体基板の第４熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする。
【００１６】
これにより、第１能動領域に厚さが厚い第１ゲート酸化膜を形成する際に、第２能動領域が酸化されることを抑制しつつ、第２能動領域およびその周囲のフィールド酸化膜の厚さを増大させることが可能となる。
このため、厚さが薄い第２ゲート酸化膜を第２能動領域に形成する際に、厚さが厚い酸化膜を第２能動領域から除去するためのエッチングを行った場合においても、フィールド酸化膜の厚さを一定値以上に保つことが可能となり、フィールド反転を防止しつつ、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記多結晶シリコン膜の厚さは、前記第１ゲート酸化膜が所望の厚さに達した時に、前記多結晶シリコン膜全体が酸化珪素膜に変化するように設定されることを特徴とする。
これにより、第２能動領域が酸化されることを抑制しつつ、第１ゲート酸化膜の形成後に、多結晶シリコン膜が第２能動領域上に残存することを防止することが可能となる。
【００１８】
このため、第２能動領域から酸化膜を除去するためのエッチング量を抑制することを可能としつつ、第２能動領域から多結晶シリコン膜を除去するためのエッチングを不要とすることができ、製造工程の複雑化を抑制しつつ、フィールド酸化膜の厚さを一定値以上に維持して、フィールド反転を防止することが可能となるとともに、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離領域で素子分離される第１能動領域および第２能動領域上に窒化珪素膜を形成する工程と、前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、前第１能動領域および第２能動領域上に形成された窒化珪素膜を除去する工程と、前記半導体基板の第２熱酸化を行うことにより、前第１能動領域および第２能動領域上に酸化珪素膜を形成する工程と、前記フィールド酸化膜で素子分離された第２能動領域およびその周囲のフィールド酸化膜上に酸化珪素膜を堆積する工程と、前記半導体基板の第３熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、前記第２能動領域上の酸化珪素膜を除去する工程と、前記半導体基板の第４熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする。
【００２０】
これにより、第２能動領域が酸化されることを抑制しつつ、第２能動領域およびその周囲のフィールド酸化膜の厚さを増大させることが可能となり、第２能動領域から酸化膜を除去するためのエッチングを行った場合においても、フィールド酸化膜の厚さを一定値以上に維持して、フィールド反転を防止することが可能となるとともに、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離領域で素子分離される第１能動領域および第２能動領域上に第１窒化珪素膜を形成する工程と、前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、前第１能動領域および第２能動領域上に形成された第１窒化珪素膜を除去する工程と、前記フィールド酸化膜上に下部電極を形成する工程と、前記フィールド酸化膜で素子分離された第２能動領域および前記下部電極上に第２窒化珪素膜を形成する工程と、前記半導体基板の第２熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、前記第２能動領域に形成された第２窒化珪素膜を除去する工程と、前記半導体基板の第３熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成するとともに、前記下部電極上に形成された第２窒化珪素膜上に上部電極を形成する工程とを備えることを特徴とする。
【００２２】
これにより、ＬＯＣＯＳ法を用いてフィールド酸化膜が形成された後に、第２窒化珪素膜で第２能動領域を覆うことが可能となるとともに、下部電極上に第２窒化珪素膜を形成することが可能となる。
このため、厚さが薄い第２ゲート酸化膜を第２能動領域に形成する際に、厚さが厚い酸化膜を第２能動領域から除去するためのエッチングを行う必要がなくなり、フィールド反転を防止することが可能としつつ、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となるとともに、製造工程の複雑化を抑制しつつ、フィールド酸化膜上にキャパシタを形成することが可能となる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【００２４】
図１（ａ）において、半導体基板１には、高耐圧素子を形成する高耐圧能動領域ＲＨ、低耐圧素子を形成する低耐圧能動領域ＲＬが設けられるとともに、能動領域を素子分離する素子分離領域ＲＩが設けられている。
そして、ＣＶＤなどの方法により、窒化珪素膜２を半導体基板１上に形成し、フォトリソグラフィー技術およびエッチング技術を用いることにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬが窒化珪素膜２で覆われるようにして、素子分離領域ＲＩの窒化珪素膜２を除去する。なお、窒化珪素膜２の厚さＤ１は、ＬＯＣＯＳ法によるバーズビークを抑えるために、例えば、１０００〜２０００Åとすることができる。
【００２５】
次に、図１（ｂ）に示すように、窒化珪素膜２を酸化防止膜として、半導体基板１の熱酸化を行うことにより、素子分離領域ＲＩにフィールド酸化膜３を形成する。なお、フィールド酸化膜３の厚さＤ２は、フィールド反転を抑えるために、例えば、５０００〜６０００Åとすることができる。
次に、図１（ｃ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜２を半導体基板１から除去し、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板１の表面を露出させる。
【００２６】
次に、図１（ｄ）に示すように、ＣＶＤなどの方法により、窒化珪素膜４を半導体基板１上に形成し、フォトリソグラフィー技術およびエッチング技術を用いることにより、低耐圧能動領域ＲＬが窒化珪素膜４で覆われるようにして、高耐圧能動領域ＲＨの窒化珪素膜４を除去する。なお、窒化珪素膜４の厚さＤ３は、窒化珪素膜２の厚さＤ１よりも薄くすることができ、例えば、１５０Å程度とすることができる。
【００２７】
次に、図１（ｅ）に示すように、窒化珪素膜４を酸化防止膜として、半導体基板１の熱酸化を行うことにより、高耐圧能動領域ＲＨの半導体基板１上にゲート酸化膜５を形成する。なお、ゲート酸化膜５の厚さＤ４は、高耐圧ＭＯＳトランジスタを高耐圧能動領域ＲＨに形成できるようにするため、例えば、１６００Å程度とすることができる。
【００２８】
次に、図１（ｆ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜４を低耐圧能動領域ＲＬから除去し、低耐圧能動領域ＲＬの半導体基板１の表面を露出させる。
次に、図１（ｇ）に示すように、半導体基板１の熱酸化を行うことにより、低耐圧能動領域ＲＬの半導体基板１上にゲート酸化膜６を形成する。なお、ゲート酸化膜６の厚さＤ５は、低耐圧能動領域ＲＬに形成されるＭＯＳトランジスタの高速化を図ることができるようにするため、例えば、５０〜７０Å程度とすることができる。
【００２９】
次に、図１（ｈ）に示すように、ＣＶＤなどの方法により、半導体基板１上に多結晶シリコンを堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコンをパターニングすることにより、ゲート酸化膜５、６上にゲート電極７、８をそれぞれ形成する。
これにより、高耐圧能動領域ＲＨに厚さが厚いゲート酸化膜５を形成する際に、低耐圧能動領域ＲＬが酸化されることを防止することができ、低耐圧能動領域ＲＬに厚さが薄いゲート酸化膜６を形成する際に、厚さが厚いゲート酸化膜５を低耐圧能動領域ＲＬから除去するためのエッチングを行う必要がなくなる。
【００３０】
このため、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜３の膜減りを減らすことが可能となり、フィールド酸化膜３の厚さを所定の厚みに維持しつつ、厚さの異なるゲート酸化膜５、６を同一半導体基板１上に形成することが可能となる。
この結果、フィールド反転を抑制することを可能としつつ、高耐圧トランジスタと高速トランジスタ同一半導体基板１上に形成することができ、半導体装置の動作の安定化を図りつつ、半導体装置の小型化を図ることが可能となる。
【００３１】
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板１１には、高耐圧素子を形成する高耐圧能動領域ＲＨ、低耐圧素子を形成する低耐圧能動領域ＲＬが設けられるとともに、能動領域を素子分離する素子分離領域ＲＩが設けられている。
【００３２】
そして、ＣＶＤなどの方法により、窒化珪素膜１２を半導体基板１１上に形成し、フォトリソグラフィー技術およびエッチング技術を用いることにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬが窒化珪素膜１２で覆われるようにして、素子分離領域ＲＩの窒化珪素膜１２を除去する。なお、窒化珪素膜１２の厚さＤ１１は、ＬＯＣＯＳ法によるバーズビークを抑えるために、例えば、１０００〜２０００Åとすることができる。
【００３３】
次に、図２（ｂ）に示すように、窒化珪素膜１２を酸化防止膜として、半導体基板１１の熱酸化を行うことにより、素子分離領域ＲＩにフィールド酸化膜１３を形成する。なお、フィールド酸化膜１３の厚さＤ２は、フィールド反転を抑えるために、例えば、５０００〜６０００Åとすることができる。
次に、図２（ｃ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜１２を半導体基板１１から除去し、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板１１の表面を露出させる。
【００３４】
次に、図２（ｄ）に示すように、半導体基板１１の熱酸化を行うことにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板１１上に酸化珪素膜１４を形成する。
次に、図２（ｅ）に示すように、ＣＶＤなどの方法により、多結晶シリコン膜を半導体基板１１上に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン膜のパターニングを行うことにより、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３上に多結晶シリコン膜１５を形成する。なお、多結晶シリコン膜１５の厚さＤ１３は、厚さＤ１４のゲート酸化膜１６を高耐圧能動領域ＲＨに形成した時に、多結晶シリコン膜１５全体が酸化珪素膜１７に変化するように設定することが好ましい。また、半導体基板１１上に酸化珪素膜１４を設けることにより、多結晶シリコン膜のエッチング行う際に、酸化珪素膜１４をエッチングストッパとして用いることができ、高耐圧能動領域ＲＨの表面がエッチングされることを防止することができる。
【００３５】
次に、図２（ｆ）に示すように、ウェットエッチングなどの方法により、高耐圧能動領域ＲＨ上の酸化珪素膜１４を除去し、高耐圧能動領域ＲＨの半導体基板１１の表面を露出させる。そして、半導体基板１１の熱酸化を行うことにより、高耐圧能動領域ＲＨの半導体基板１１上にゲート酸化膜１５を形成するとともに、多結晶シリコン膜１５を酸化珪素膜１７に変化させる。なお、ゲート酸化膜１５の厚さＤ１４は、高耐圧ＭＯＳトランジスタを高耐圧能動領域ＲＨに形成できるようにするため、例えば、１６００Å程度とすることができる。
【００３６】
次に、図２（ｇ）に示すように、半導体基板１１上にフォトレジストを塗布し、フォトリソグラフィーを行うことにより、低耐圧能動領域ＲＬのフォトレジストを除去するとともに、高耐圧能動領域ＲＨをフォトレジスト膜１８で覆う。そして、フォトレジスト膜１８をマスクとして、酸化珪素膜１７およびゲート酸化膜１４のウェットエッチングを行うことにより、酸化珪素膜１７およびゲート酸化膜１４を低耐圧能動領域ＲＬから除去し、低耐圧能動領域ＲＬの半導体基板１１の表面を露出させる。
【００３７】
ここで、低耐圧能動領域ＲＬの半導体基板１１の表面を露出させる場合、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３が酸化珪素膜１７で覆われているので、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３の膜減りを抑制することができ、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３の厚さＤ１２をほぼ一定に維持することが可能となる。
【００３８】
次に、図２（ｈ）に示すように、高耐圧能動領域ＲＨのフォトレジスト膜１８を除去し、半導体基板１１の熱酸化を行うことにより、低耐圧能動領域ＲＬの半導体基板１１上にゲート酸化膜１９を形成する。ここで、低耐圧能動領域ＲＬのゲート酸化膜１９の厚さは、低耐圧能動領域ＲＬに形成されるＭＯＳトランジスタの高速化を図ることができるようにするため、例えば、５０〜７０Å程度とすることができる。
【００３９】
次に、図２（ｉ）に示すように、ＣＶＤなどの方法により、半導体基板１１上に多結晶シリコンを堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコンをパターニングすることにより、ゲート酸化膜１６、１９上にゲート電極２０、２１をそれぞれ形成する。
これにより、高耐圧能動領域ＲＨに厚さが厚い１６を形成する際に、低耐圧能動領域ＲＬが酸化されることを抑制しつつ、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３の厚さを増大させることが可能となる。
【００４０】
このため、厚さが薄いゲート酸化膜１９を低耐圧能動領域ＲＬに形成する際に、低耐圧能動領域ＲＬの表面を露出させるためのエッチングを行った場合においても、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３の厚さＤ１２を保つことが可能となり、フィールド反転を防止しつつ、厚さの異なるゲート酸化膜１６、１９を同一半導体基板１１上に形成することが可能となる。
【００４１】
また、厚さＤ１４のゲート酸化膜１６を高耐圧能動領域ＲＨに形成した時に、多結晶シリコン膜１５全体が酸化珪素膜１７に変化するように、多結晶シリコン膜１５の厚さＤ１３を設定することにより、低耐圧能動領域ＲＬが酸化されることを抑制しつつ、高耐圧能動領域ＲＨのゲート酸化膜１６の形成後に、多結晶シリコン膜１５が低耐圧能動領域ＲＬ上に残存することを防止することが可能となる。
【００４２】
このため、低耐圧能動領域ＲＬの表面を露出させる際に、低耐圧能動領域ＲＬから酸化珪素膜１７を除去するためのエッチング量を抑制することを可能としつつ、低耐圧能動領域ＲＬから多結晶シリコン膜１５を除去するためのエッチングを不要とすることができ、製造工程の複雑化を抑制しつつ、フィールド酸化膜１３の厚さＤ１２を一定値以上に維持して、フィールド反転を防止することが可能となる。
【００４３】
なお、上述した第２実施形態では、低耐圧能動領域ＲＬが酸化されることを抑制しつつ、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３の厚さを増大させるために、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３上に多結晶シリコン膜１５を形成する方法について説明したが、多結晶シリコン膜１５の代わりに、タングステンシリサイド膜やモリブデンシリサイド膜あるいは酸化珪素膜などを、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３上に形成するようにしてもよい。
【００４４】
図３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板３１には、高耐圧素子を形成する高耐圧能動領域ＲＨ、低耐圧素子を形成する低耐圧能動領域ＲＬが設けられるとともに、能動領域を素子分離する素子分離領域ＲＩが設けられている。
【００４５】
そして、ＣＶＤなどの方法により、窒化珪素膜３２を半導体基板３１上に形成し、フォトリソグラフィー技術およびエッチング技術を用いることにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬが窒化珪素膜３２で覆われるようにして、素子分離領域ＲＩの窒化珪素膜３２を除去する。
次に、図３（ｂ）に示すように、窒化珪素膜３２を酸化防止膜として、半導体基板３１の熱酸化を行うことにより、素子分離領域ＲＩにフィールド酸化膜３３を形成する。
【００４６】
次に、図３（ｃ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜３２を半導体基板３１から除去し、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板３１の表面を露出させる。
次に、図３（ｄ）に示すように、ＣＶＤなどの方法により、多結晶シリコン膜および酸化珪素膜を半導体基板３１上に順次積層し、フォトリソグラフィー技術およびエッチング技術を用いることにより、酸化珪素膜３５が積層された下部電極３４をフィールド酸化膜３３上に形成する。
【００４７】
次に、図３（ｅ）に示すように、ＣＶＤなどの方法により、窒化珪素膜を半導体基板３１上に積層し、フォトリソグラフィー技術およびエッチング技術を用いて窒化珪素膜のパターニングを行うことにより、高耐圧能動領域ＲＨの半導体基板３１の表面を露出させるとともに、低耐圧能動領域ＲＬ上および酸化珪素膜３５が積層された下部電極３４上に窒化珪素膜３６を形成する。
【００４８】
次に、図３（ｆ）に示すように、窒化珪素膜３６を酸化防止膜として、半導体基板３１の熱酸化を行うことにより、高耐圧能動領域ＲＨの半導体基板３１上にゲート酸化膜３７を形成するとともに、下部電極３４上の窒化珪素膜３６上に酸化珪素膜３８を形成する。
次に、図３（ｇ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜３６を低耐圧能動領域ＲＬから除去し、低耐圧能動領域ＲＬの半導体基板３１の表面を露出させる。
【００４９】
次に、図３（ｈ）に示すように、半導体基板３１の熱酸化を行うことにより、低耐圧能動領域ＲＬの半導体基板３１上にゲート酸化膜３９を形成する。
次に、図３（ｉ）に示すように、ＣＶＤなどの方法により、半導体基板３１上に多結晶シリコンを堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコンをパターニングすることにより、ゲート酸化膜３７、３９上にゲート電極４０、４１をそれぞれ形成するとともに、下部電極３４上の酸化珪素膜３８上に上部電極４２を形成する。
【００５０】
これにより、ＬＯＣＯＳ法を用いてフィールド酸化膜３３が形成された後に、窒化珪素膜３６で低耐圧能動領域ＲＬを覆うことを可能としつつ、下部電極３４上に窒化珪素膜３６を形成することが可能となる。
このため、厚さが薄いゲート酸化膜３９を低耐圧能動領域ＲＬに形成する際に、厚さが厚いゲート酸化膜３７を低耐圧能動領域ＲＬから除去するためのエッチングを行う必要がなくなり、フィールド反転を防止することが可能としつつ、厚さの異なるゲート酸化膜３７、３９を同一半導体基板３１上に形成することが可能となるとともに、製造工程の複雑化を抑制しつつ、フィールド酸化膜３３上にキャパシタを形成することが可能となる。
【００５１】
なお、上述した実施形態では、２種類の厚さのゲート酸化膜を同一半導体基板上に形成する方法について説明したが、３種類の厚さのゲート酸化膜を同一半導体基板上に形成するようにしてもよい。この場合、ゲート酸化膜の厚さの薄い領域を窒化珪素膜で覆いながら、ゲート酸化膜の厚さの厚い順にゲート酸化膜を形成することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図４】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
ＲＨ 高耐圧能動領域、ＲＬ 低耐圧能動領域、ＲＩ 素子分離領域、１、１１、３１ 半導体基板、２、４、１２、３２、３６ 窒化珪素膜、３、１３、３３ フィールド酸化膜、５、６、１６、１９、３７、３９ ゲート酸化膜、１７、３５、３８ 酸化珪素膜、７、８、２０、２１、４０、４１ ゲート電極、１５ 多結晶シリコン膜、１８ フォトレジスト膜、３４ 下部電極、４２ 上部電極
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、厚さの異なるゲート酸化膜を形成する方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、高耐圧回路と低耐圧回路とを同一基板上に形成するために、例えば、特許文献１に開示されているように、厚さの異なるゲート酸化膜を同一基板上に形成することが行われている。
図４は、従来の半導体装置の製造方法を示す断面図である。
【０００３】
図４（ａ）において、半導体基板１０１には、高耐圧素子を形成する高耐圧能動領域ＲＨ、低耐圧素子を形成する低耐圧能動領域ＲＬが設けられるとともに、能動領域を素子分離する素子分離領域ＲＩが設けられている。
そして、ＣＶＤなどの方法により、窒化珪素膜１０２を半導体基板１０１上に形成し、フォトリソグラフィー技術およびエッチング技術を用いることにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬが窒化珪素膜１０２で覆われるようにして、素子分離領域ＲＩの窒化珪素膜１０２を除去する。
【０００４】
次に、図４（ｂ）に示すように、窒化珪素膜１０２を酸化防止膜として、半導体基板１０１の熱酸化を行うことにより、素子分離領域ＲＩにフィールド酸化膜１０３を形成する。
次に、図４（ｃ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜１０２を半導体基板１０１から除去し、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板１０１の表面を露出させる。
【０００５】
次に、図４（ｄ）に示すように、半導体基板１０１の熱酸化を行うことにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板１０１上にゲート酸化膜１０４を形成する。
次に、図４（ｅ）に示すように、半導体基板１０１上にフォトレジストを塗布し、フォトリソグラフィーを行うことにより、低耐圧能動領域ＲＬのフォトレジストを除去するとともに、高耐圧能動領域ＲＨをフォトレジスト膜１０５で覆う。そして、フォトレジスト膜１０５をマスクとして、ゲート酸化膜１０４のウェットエッチングを行うことにより、ゲート酸化膜１０４を低耐圧能動領域ＲＬから除去し、低耐圧能動領域ＲＬの半導体基板１０１の表面を露出させる。
【０００６】
次に、図４（ｆ）に示すように、高耐圧能動領域ＲＨのフォトレジスト膜１０５を除去し、半導体基板１０１の熱酸化を行うことにより、低耐圧能動領域ＲＬの半導体基板１０１上にゲート酸化膜１０５を形成する。ここで、低耐圧能動領域ＲＬのゲート酸化膜１０５の厚さは、高耐圧能動領域ＲＨのゲート酸化膜１０４の厚さより薄くなるように設定される。
【０００７】
次に、図４（ｇ）に示すように、ＣＶＤなどの方法により、半導体基板１０１上に多結晶シリコンを堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコンをパターニングすることにより、ゲート酸化膜１０４、１０５上にゲート電極１０６、１０７をそれぞれ形成する。
【０００８】
【特許文献１】
特開２００１−１９６４６３号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置の製造方法では、厚さの薄いゲート酸化膜１０５を低耐圧能動領域ＲＬに形成するために、厚さの厚いゲート酸化膜１０４を低耐圧能動領域ＲＬから除去する必要がある。
このため、従来の半導体装置の製造方法では、厚さの厚いゲート酸化膜１０４を低耐圧能動領域ＲＬから除去する際に、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１０３がエッチングされ、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１０３が薄くなるため、フィールド反転によるリーク電流が発生するという問題があった。
【００１０】
そこで、本発明の目的は、素子分離膜の厚さを維持しつつ、厚さの異なるゲート酸化膜を同一基板上に形成することが可能な半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に素子分離膜を形成することにより、第１能動領域および第２能動領域を前記半導体基板上に形成する工程と、前記素子分離膜で素子分離された第２能動領域に酸化防止膜を形成する工程と、前記半導体基板の第１熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、前記第２能動領域に形成された酸化防止膜を除去する工程と、前記半導体基板の第２熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする。
【００１２】
これにより、第１能動領域に第１ゲート酸化膜を形成する際に、第２能動領域が酸化されることを防止することができ、第２能動領域に第２ゲート酸化膜を形成する際に、厚さが厚い酸化膜を第２能動領域から除去するためのエッチングを行う必要がなくなる。
このため、第２能動領域およびその周囲の素子分離膜の膜減りを減らすことが可能となり、素子分離膜の厚さを維持しつつ、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離領域で素子分離される第１能動領域および第２能動領域上に第１窒化珪素膜を形成する工程と、前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、前第１能動領域および第２能動領域上に形成された第１窒化珪素膜を除去する工程と、前記フィールド酸化膜で素子分離された第２能動領域に第２窒化珪素膜を形成する工程と、前記半導体基板の第２熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、前記第２能動領域に形成された第２窒化珪素膜を除去する工程と、前記半導体基板の第２熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする。
【００１４】
これにより、ＬＯＣＯＳ法を用いてフィールド酸化膜が形成された後に、第２窒化珪素膜で第２能動領域を覆うことが可能となり、厚さが厚い第１ゲート酸化膜を第１能動領域に形成する際に、第２能動領域が酸化されることを防止することができる。
このため、厚さが薄い第２ゲート酸化膜を第２能動領域に形成する際に、厚さが厚い酸化膜を第２能動領域から除去するためのエッチングを行う必要がなくなり、フィールド酸化膜の厚さを維持しつつ、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離領域で素子分離される第１能動領域および第２能動領域上に窒化珪素膜を形成する工程と、前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、前第１能動領域および第２能動領域上に形成された窒化珪素膜を除去する工程と、前記半導体基板の第２熱酸化を行うことにより、前第１能動領域および第２能動領域上に酸化珪素膜を形成する工程と、前記フィールド酸化膜で素子分離された第２能動領域およびその周囲のフィールド酸化膜上に多結晶シリコン膜を形成する工程と、前記半導体基板の第３熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成するとともに、前記多結晶シリコン膜を酸化珪素膜に変化させる工程と、前記第２能動領域上の酸化珪素膜を除去する工程と、前記半導体基板の第４熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする。
【００１６】
これにより、第１能動領域に厚さが厚い第１ゲート酸化膜を形成する際に、第２能動領域が酸化されることを抑制しつつ、第２能動領域およびその周囲のフィールド酸化膜の厚さを増大させることが可能となる。
このため、厚さが薄い第２ゲート酸化膜を第２能動領域に形成する際に、厚さが厚い酸化膜を第２能動領域から除去するためのエッチングを行った場合においても、フィールド酸化膜の厚さを一定値以上に保つことが可能となり、フィールド反転を防止しつつ、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記多結晶シリコン膜の厚さは、前記第１ゲート酸化膜が所望の厚さに達した時に、前記多結晶シリコン膜全体が酸化珪素膜に変化するように設定されることを特徴とする。
これにより、第２能動領域が酸化されることを抑制しつつ、第１ゲート酸化膜の形成後に、多結晶シリコン膜が第２能動領域上に残存することを防止することが可能となる。
【００１８】
このため、第２能動領域から酸化膜を除去するためのエッチング量を抑制することを可能としつつ、第２能動領域から多結晶シリコン膜を除去するためのエッチングを不要とすることができ、製造工程の複雑化を抑制しつつ、フィールド酸化膜の厚さを一定値以上に維持して、フィールド反転を防止することが可能となるとともに、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離領域で素子分離される第１能動領域および第２能動領域上に窒化珪素膜を形成する工程と、前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、前第１能動領域および第２能動領域上に形成された窒化珪素膜を除去する工程と、前記半導体基板の第２熱酸化を行うことにより、前第１能動領域および第２能動領域上に酸化珪素膜を形成する工程と、前記フィールド酸化膜で素子分離された第２能動領域およびその周囲のフィールド酸化膜上に酸化珪素膜を堆積する工程と、前記半導体基板の第３熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、前記第２能動領域上の酸化珪素膜を除去する工程と、前記半導体基板の第４熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする。
【００２０】
これにより、第２能動領域が酸化されることを抑制しつつ、第２能動領域およびその周囲のフィールド酸化膜の厚さを増大させることが可能となり、第２能動領域から酸化膜を除去するためのエッチングを行った場合においても、フィールド酸化膜の厚さを一定値以上に維持して、フィールド反転を防止することが可能となるとともに、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離領域で素子分離される第１能動領域および第２能動領域上に第１窒化珪素膜を形成する工程と、前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、前第１能動領域および第２能動領域上に形成された第１窒化珪素膜を除去する工程と、前記フィールド酸化膜上に下部電極を形成する工程と、前記フィールド酸化膜で素子分離された第２能動領域および前記下部電極上に第２窒化珪素膜を形成する工程と、前記半導体基板の第２熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、前記第２能動領域に形成された第２窒化珪素膜を除去する工程と、前記半導体基板の第３熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成するとともに、前記下部電極上に形成された第２窒化珪素膜上に上部電極を形成する工程とを備えることを特徴とする。
【００２２】
これにより、ＬＯＣＯＳ法を用いてフィールド酸化膜が形成された後に、第２窒化珪素膜で第２能動領域を覆うことが可能となるとともに、下部電極上に第２窒化珪素膜を形成することが可能となる。
このため、厚さが薄い第２ゲート酸化膜を第２能動領域に形成する際に、厚さが厚い酸化膜を第２能動領域から除去するためのエッチングを行う必要がなくなり、フィールド反転を防止することが可能としつつ、厚さの異なるゲート酸化膜を同一基板上に形成することが可能となるとともに、製造工程の複雑化を抑制しつつ、フィールド酸化膜上にキャパシタを形成することが可能となる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【００２４】
図１（ａ）において、半導体基板１には、高耐圧素子を形成する高耐圧能動領域ＲＨ、低耐圧素子を形成する低耐圧能動領域ＲＬが設けられるとともに、能動領域を素子分離する素子分離領域ＲＩが設けられている。
そして、ＣＶＤなどの方法により、窒化珪素膜２を半導体基板１上に形成し、フォトリソグラフィー技術およびエッチング技術を用いることにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬが窒化珪素膜２で覆われるようにして、素子分離領域ＲＩの窒化珪素膜２を除去する。なお、窒化珪素膜２の厚さＤ１は、ＬＯＣＯＳ法によるバーズビークを抑えるために、例えば、１０００〜２０００Åとすることができる。
【００２５】
次に、図１（ｂ）に示すように、窒化珪素膜２を酸化防止膜として、半導体基板１の熱酸化を行うことにより、素子分離領域ＲＩにフィールド酸化膜３を形成する。なお、フィールド酸化膜３の厚さＤ２は、フィールド反転を抑えるために、例えば、５０００〜６０００Åとすることができる。
次に、図１（ｃ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜２を半導体基板１から除去し、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板１の表面を露出させる。
【００２６】
次に、図１（ｄ）に示すように、ＣＶＤなどの方法により、窒化珪素膜４を半導体基板１上に形成し、フォトリソグラフィー技術およびエッチング技術を用いることにより、低耐圧能動領域ＲＬが窒化珪素膜４で覆われるようにして、高耐圧能動領域ＲＨの窒化珪素膜４を除去する。なお、窒化珪素膜４の厚さＤ３は、窒化珪素膜２の厚さＤ１よりも薄くすることができ、例えば、１５０Å程度とすることができる。
【００２７】
次に、図１（ｅ）に示すように、窒化珪素膜４を酸化防止膜として、半導体基板１の熱酸化を行うことにより、高耐圧能動領域ＲＨの半導体基板１上にゲート酸化膜５を形成する。なお、ゲート酸化膜５の厚さＤ４は、高耐圧ＭＯＳトランジスタを高耐圧能動領域ＲＨに形成できるようにするため、例えば、１６００Å程度とすることができる。
【００２８】
次に、図１（ｆ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜４を低耐圧能動領域ＲＬから除去し、低耐圧能動領域ＲＬの半導体基板１の表面を露出させる。
次に、図１（ｇ）に示すように、半導体基板１の熱酸化を行うことにより、低耐圧能動領域ＲＬの半導体基板１上にゲート酸化膜６を形成する。なお、ゲート酸化膜６の厚さＤ５は、低耐圧能動領域ＲＬに形成されるＭＯＳトランジスタの高速化を図ることができるようにするため、例えば、５０〜７０Å程度とすることができる。
【００２９】
次に、図１（ｈ）に示すように、ＣＶＤなどの方法により、半導体基板１上に多結晶シリコンを堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコンをパターニングすることにより、ゲート酸化膜５、６上にゲート電極７、８をそれぞれ形成する。
これにより、高耐圧能動領域ＲＨに厚さが厚いゲート酸化膜５を形成する際に、低耐圧能動領域ＲＬが酸化されることを防止することができ、低耐圧能動領域ＲＬに厚さが薄いゲート酸化膜６を形成する際に、厚さが厚いゲート酸化膜５を低耐圧能動領域ＲＬから除去するためのエッチングを行う必要がなくなる。
【００３０】
このため、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜３の膜減りを減らすことが可能となり、フィールド酸化膜３の厚さを所定の厚みに維持しつつ、厚さの異なるゲート酸化膜５、６を同一半導体基板１上に形成することが可能となる。
この結果、フィールド反転を抑制することを可能としつつ、高耐圧トランジスタと高速トランジスタ同一半導体基板１上に形成することができ、半導体装置の動作の安定化を図りつつ、半導体装置の小型化を図ることが可能となる。
【００３１】
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板１１には、高耐圧素子を形成する高耐圧能動領域ＲＨ、低耐圧素子を形成する低耐圧能動領域ＲＬが設けられるとともに、能動領域を素子分離する素子分離領域ＲＩが設けられている。
【００３２】
そして、ＣＶＤなどの方法により、窒化珪素膜１２を半導体基板１１上に形成し、フォトリソグラフィー技術およびエッチング技術を用いることにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬが窒化珪素膜１２で覆われるようにして、素子分離領域ＲＩの窒化珪素膜１２を除去する。なお、窒化珪素膜１２の厚さＤ１１は、ＬＯＣＯＳ法によるバーズビークを抑えるために、例えば、１０００〜２０００Åとすることができる。
【００３３】
次に、図２（ｂ）に示すように、窒化珪素膜１２を酸化防止膜として、半導体基板１１の熱酸化を行うことにより、素子分離領域ＲＩにフィールド酸化膜１３を形成する。なお、フィールド酸化膜１３の厚さＤ２は、フィールド反転を抑えるために、例えば、５０００〜６０００Åとすることができる。
次に、図２（ｃ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜１２を半導体基板１１から除去し、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板１１の表面を露出させる。
【００３４】
次に、図２（ｄ）に示すように、半導体基板１１の熱酸化を行うことにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板１１上に酸化珪素膜１４を形成する。
次に、図２（ｅ）に示すように、ＣＶＤなどの方法により、多結晶シリコン膜を半導体基板１１上に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン膜のパターニングを行うことにより、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３上に多結晶シリコン膜１５を形成する。なお、多結晶シリコン膜１５の厚さＤ１３は、厚さＤ１４のゲート酸化膜１６を高耐圧能動領域ＲＨに形成した時に、多結晶シリコン膜１５全体が酸化珪素膜１７に変化するように設定することが好ましい。また、半導体基板１１上に酸化珪素膜１４を設けることにより、多結晶シリコン膜のエッチング行う際に、酸化珪素膜１４をエッチングストッパとして用いることができ、高耐圧能動領域ＲＨの表面がエッチングされることを防止することができる。
【００３５】
次に、図２（ｆ）に示すように、ウェットエッチングなどの方法により、高耐圧能動領域ＲＨ上の酸化珪素膜１４を除去し、高耐圧能動領域ＲＨの半導体基板１１の表面を露出させる。そして、半導体基板１１の熱酸化を行うことにより、高耐圧能動領域ＲＨの半導体基板１１上にゲート酸化膜１５を形成するとともに、多結晶シリコン膜１５を酸化珪素膜１７に変化させる。なお、ゲート酸化膜１５の厚さＤ１４は、高耐圧ＭＯＳトランジスタを高耐圧能動領域ＲＨに形成できるようにするため、例えば、１６００Å程度とすることができる。
【００３６】
次に、図２（ｇ）に示すように、半導体基板１１上にフォトレジストを塗布し、フォトリソグラフィーを行うことにより、低耐圧能動領域ＲＬのフォトレジストを除去するとともに、高耐圧能動領域ＲＨをフォトレジスト膜１８で覆う。そして、フォトレジスト膜１８をマスクとして、酸化珪素膜１７およびゲート酸化膜１４のウェットエッチングを行うことにより、酸化珪素膜１７およびゲート酸化膜１４を低耐圧能動領域ＲＬから除去し、低耐圧能動領域ＲＬの半導体基板１１の表面を露出させる。
【００３７】
ここで、低耐圧能動領域ＲＬの半導体基板１１の表面を露出させる場合、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３が酸化珪素膜１７で覆われているので、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３の膜減りを抑制することができ、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３の厚さＤ１２をほぼ一定に維持することが可能となる。
【００３８】
次に、図２（ｈ）に示すように、高耐圧能動領域ＲＨのフォトレジスト膜１８を除去し、半導体基板１１の熱酸化を行うことにより、低耐圧能動領域ＲＬの半導体基板１１上にゲート酸化膜１９を形成する。ここで、低耐圧能動領域ＲＬのゲート酸化膜１９の厚さは、低耐圧能動領域ＲＬに形成されるＭＯＳトランジスタの高速化を図ることができるようにするため、例えば、５０〜７０Å程度とすることができる。
【００３９】
次に、図２（ｉ）に示すように、ＣＶＤなどの方法により、半導体基板１１上に多結晶シリコンを堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコンをパターニングすることにより、ゲート酸化膜１６、１９上にゲート電極２０、２１をそれぞれ形成する。
これにより、高耐圧能動領域ＲＨに厚さが厚い１６を形成する際に、低耐圧能動領域ＲＬが酸化されることを抑制しつつ、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３の厚さを増大させることが可能となる。
【００４０】
このため、厚さが薄いゲート酸化膜１９を低耐圧能動領域ＲＬに形成する際に、低耐圧能動領域ＲＬの表面を露出させるためのエッチングを行った場合においても、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３の厚さＤ１２を保つことが可能となり、フィールド反転を防止しつつ、厚さの異なるゲート酸化膜１６、１９を同一半導体基板１１上に形成することが可能となる。
【００４１】
また、厚さＤ１４のゲート酸化膜１６を高耐圧能動領域ＲＨに形成した時に、多結晶シリコン膜１５全体が酸化珪素膜１７に変化するように、多結晶シリコン膜１５の厚さＤ１３を設定することにより、低耐圧能動領域ＲＬが酸化されることを抑制しつつ、高耐圧能動領域ＲＨのゲート酸化膜１６の形成後に、多結晶シリコン膜１５が低耐圧能動領域ＲＬ上に残存することを防止することが可能となる。
【００４２】
このため、低耐圧能動領域ＲＬの表面を露出させる際に、低耐圧能動領域ＲＬから酸化珪素膜１７を除去するためのエッチング量を抑制することを可能としつつ、低耐圧能動領域ＲＬから多結晶シリコン膜１５を除去するためのエッチングを不要とすることができ、製造工程の複雑化を抑制しつつ、フィールド酸化膜１３の厚さＤ１２を一定値以上に維持して、フィールド反転を防止することが可能となる。
【００４３】
なお、上述した第２実施形態では、低耐圧能動領域ＲＬが酸化されることを抑制しつつ、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３の厚さを増大させるために、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３上に多結晶シリコン膜１５を形成する方法について説明したが、多結晶シリコン膜１５の代わりに、タングステンシリサイド膜やモリブデンシリサイド膜あるいは酸化珪素膜などを、低耐圧能動領域ＲＬおよびその周囲のフィールド酸化膜１３上に形成するようにしてもよい。
【００４４】
図３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板３１には、高耐圧素子を形成する高耐圧能動領域ＲＨ、低耐圧素子を形成する低耐圧能動領域ＲＬが設けられるとともに、能動領域を素子分離する素子分離領域ＲＩが設けられている。
【００４５】
そして、ＣＶＤなどの方法により、窒化珪素膜３２を半導体基板３１上に形成し、フォトリソグラフィー技術およびエッチング技術を用いることにより、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬが窒化珪素膜３２で覆われるようにして、素子分離領域ＲＩの窒化珪素膜３２を除去する。
次に、図３（ｂ）に示すように、窒化珪素膜３２を酸化防止膜として、半導体基板３１の熱酸化を行うことにより、素子分離領域ＲＩにフィールド酸化膜３３を形成する。
【００４６】
次に、図３（ｃ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜３２を半導体基板３１から除去し、高耐圧能動領域ＲＨおよび低耐圧能動領域ＲＬの半導体基板３１の表面を露出させる。
次に、図３（ｄ）に示すように、ＣＶＤなどの方法により、多結晶シリコン膜および酸化珪素膜を半導体基板３１上に順次積層し、フォトリソグラフィー技術およびエッチング技術を用いることにより、酸化珪素膜３５が積層された下部電極３４をフィールド酸化膜３３上に形成する。
【００４７】
次に、図３（ｅ）に示すように、ＣＶＤなどの方法により、窒化珪素膜を半導体基板３１上に積層し、フォトリソグラフィー技術およびエッチング技術を用いて窒化珪素膜のパターニングを行うことにより、高耐圧能動領域ＲＨの半導体基板３１の表面を露出させるとともに、低耐圧能動領域ＲＬ上および酸化珪素膜３５が積層された下部電極３４上に窒化珪素膜３６を形成する。
【００４８】
次に、図３（ｆ）に示すように、窒化珪素膜３６を酸化防止膜として、半導体基板３１の熱酸化を行うことにより、高耐圧能動領域ＲＨの半導体基板３１上にゲート酸化膜３７を形成するとともに、下部電極３４上の窒化珪素膜３６上に酸化珪素膜３８を形成する。
次に、図３（ｇ）に示すように、ドライエッチングまたはウェットエッチングを行うことにより、窒化珪素膜３６を低耐圧能動領域ＲＬから除去し、低耐圧能動領域ＲＬの半導体基板３１の表面を露出させる。
【００４９】
次に、図３（ｈ）に示すように、半導体基板３１の熱酸化を行うことにより、低耐圧能動領域ＲＬの半導体基板３１上にゲート酸化膜３９を形成する。
次に、図３（ｉ）に示すように、ＣＶＤなどの方法により、半導体基板３１上に多結晶シリコンを堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコンをパターニングすることにより、ゲート酸化膜３７、３９上にゲート電極４０、４１をそれぞれ形成するとともに、下部電極３４上の酸化珪素膜３８上に上部電極４２を形成する。
【００５０】
これにより、ＬＯＣＯＳ法を用いてフィールド酸化膜３３が形成された後に、窒化珪素膜３６で低耐圧能動領域ＲＬを覆うことを可能としつつ、下部電極３４上に窒化珪素膜３６を形成することが可能となる。
このため、厚さが薄いゲート酸化膜３９を低耐圧能動領域ＲＬに形成する際に、厚さが厚いゲート酸化膜３７を低耐圧能動領域ＲＬから除去するためのエッチングを行う必要がなくなり、フィールド反転を防止することが可能としつつ、厚さの異なるゲート酸化膜３７、３９を同一半導体基板３１上に形成することが可能となるとともに、製造工程の複雑化を抑制しつつ、フィールド酸化膜３３上にキャパシタを形成することが可能となる。
【００５１】
なお、上述した実施形態では、２種類の厚さのゲート酸化膜を同一半導体基板上に形成する方法について説明したが、３種類の厚さのゲート酸化膜を同一半導体基板上に形成するようにしてもよい。この場合、ゲート酸化膜の厚さの薄い領域を窒化珪素膜で覆いながら、ゲート酸化膜の厚さの厚い順にゲート酸化膜を形成することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図４】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
ＲＨ 高耐圧能動領域、ＲＬ 低耐圧能動領域、ＲＩ 素子分離領域、１、１１、３１ 半導体基板、２、４、１２、３２、３６ 窒化珪素膜、３、１３、３３ フィールド酸化膜、５、６、１６、１９、３７、３９ ゲート酸化膜、１７、３５、３８ 酸化珪素膜、７、８、２０、２１、４０、４１ ゲート電極、１５ 多結晶シリコン膜、１８ フォトレジスト膜、３４ 下部電極、４２ 上部電極
Claims (6)
- 半導体基板上に素子分離膜を形成することにより、第１能動領域および第２能動領域を前記半導体基板上に形成する工程と、
前記素子分離膜で素子分離された第２能動領域に酸化防止膜を形成する工程と、
前記半導体基板の第１熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、
前記第２能動領域に形成された酸化防止膜を除去する工程と、
前記半導体基板の第２熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、
前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 素子分離領域で素子分離される第１能動領域および第２能動領域上に第１窒化珪素膜を形成する工程と、
前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、
前第１能動領域および第２能動領域上に形成された第１窒化珪素膜を除去する工程と、
前記フィールド酸化膜で素子分離された第２能動領域に第２窒化珪素膜を形成する工程と、
前記半導体基板の第２熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、
前記第２能動領域に形成された第２窒化珪素膜を除去する工程と、
前記半導体基板の第２熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、
前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 素子分離領域で素子分離される第１能動領域および第２能動領域上に窒化珪素膜を形成する工程と、
前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、
前第１能動領域および第２能動領域上に形成された窒化珪素膜を除去する工程と、
前記半導体基板の第２熱酸化を行うことにより、前第１能動領域および第２能動領域上に酸化珪素膜を形成する工程と、
前記フィールド酸化膜で素子分離された第２能動領域およびその周囲のフィールド酸化膜上に多結晶シリコン膜を形成する工程と、
前記半導体基板の第３熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成するとともに、前記多結晶シリコン膜を酸化珪素膜に変化させる工程と、
前記第２能動領域上の酸化珪素膜を除去する工程と、
前記半導体基板の第４熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、
前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記多結晶シリコン膜の厚さは、前記第１ゲート酸化膜が所望の厚さに達した時に、前記多結晶シリコン膜全体が酸化珪素膜に変化するように設定されることを特徴とする請求項３記載の半導体装置の製造方法。
- 素子分離領域で素子分離される第１能動領域および第２能動領域上に窒化珪素膜を形成する工程と、
前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、
前第１能動領域および第２能動領域上に形成された窒化珪素膜を除去する工程と、
前記半導体基板の第２熱酸化を行うことにより、前第１能動領域および第２能動領域上に酸化珪素膜を形成する工程と、
前記フィールド酸化膜で素子分離された第２能動領域およびその周囲のフィールド酸化膜上に酸化珪素膜を堆積する工程と、
前記半導体基板の第３熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、
前記第２能動領域上の酸化珪素膜を除去する工程と、
前記半導体基板の第４熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、
前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 素子分離領域で素子分離される第１能動領域および第２能動領域上に第１窒化珪素膜を形成する工程と、
前記半導体基板の第１熱酸化を行うことにより、前記素子分離領域にフィールド酸化膜を形成する工程と、
前第１能動領域および第２能動領域上に形成された第１窒化珪素膜を除去する工程と、
前記フィールド酸化膜上に下部電極を形成する工程と、
前記フィールド酸化膜で素子分離された第２能動領域および前記下部電極上に第２窒化珪素膜を形成する工程と、
前記半導体基板の第２熱酸化を行うことにより、前記第１能動領域に第１ゲート酸化膜を形成する工程と、
前記第２能動領域に形成された第２窒化珪素膜を除去する工程と、
前記半導体基板の第３熱酸化を行うことにより、前記第１ゲート酸化膜より厚さの薄い第２ゲート酸化膜を前記第２能動領域に形成する工程と、
前記第１ゲート酸化膜および前記第２ゲート酸化膜上にゲート電極をそれぞれ形成するとともに、前記下部電極上に形成された第２窒化珪素膜上に上部電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
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|---|---|---|---|---|
| JP2007059549A (ja) * | 2005-08-23 | 2007-03-08 | Rohm Co Ltd | 半導体装置の製造方法 |
| KR100734327B1 (ko) | 2006-07-18 | 2007-07-02 | 삼성전자주식회사 | 서로 다른 두께의 게이트 절연막들을 구비하는 반도체소자의 제조방법 |
-
2003
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