JP2007059549A

JP2007059549A - 半導体装置の製造方法

Info

Publication number: JP2007059549A
Application number: JP2005241522A
Authority: JP
Inventors: Takamitsu Yamanaka; 貴光山中
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2005-08-23
Filing date: 2005-08-23
Publication date: 2007-03-08

Abstract

【課題】低耐圧素子領域と高耐圧素子領域とに膜厚の異なる酸化膜を良好に形成することができ、これにより半導体装置の特性の向上に寄与することができる半導体装置の製造方法を提供する。
【解決手段】低耐圧素子領域５２の表面を覆う耐酸化性マスク膜５９が形成されて、その耐酸化性マスク膜５９をマスクとする熱酸化処理が行われることにより、高耐圧素子領域５１にゲート酸化膜５５が形成される。その後、耐酸化性マスク膜５９が除去されて、熱酸化処理が再び行われることにより、低耐圧素子領域５２に対応したゲート酸化膜５６が形成される。
【選択図】図１

Description

この発明は、耐圧の異なる複数種類の半導体素子を有する半導体装置の製造方法に関する。

たとえば、液晶表示パネルの駆動回路を構成する集積回路（ドライバＩＣ）やディジタルスチルカメラ等のオートフォーカス制御のための集積回路（オートフォーカスＩＣ）を有する半導体装置は、半導体基板上に耐圧の異なる複数種類のトランジスタ素子（典型的には、ＭＯＳ型電界効果トランジスタ）を搭載して構成される場合がある。
このような半導体装置は、たとえば、半導体基板上に、高耐圧トランジスタが形成された高耐圧素子領域と、低耐圧トランジスタが形成された低耐圧素子領域とを有している。これらの高耐圧素子領域と低耐圧素子領域との境界部には、酸化シリコンが埋め込まれる浅いトレンチが形成されており、このトレンチによって、高耐圧素子領域と低耐圧素子領域とが分離（いわゆるシャロー・トレンチ・アイソレーション）されている。また、高耐圧素子領域および低耐圧素子領域には、それぞれゲート酸化膜が形成され、それらのゲート酸化膜上にゲート電極が配置されている。

高耐圧トランジスタのゲート酸化膜と低耐圧トランジスタのゲート酸化膜とは、その膜厚が互いに異なる。そのため、それらのゲート酸化膜は、別の工程でそれぞれ形成される。
具体的には、図３Ａに示すように、シリコン基板１の表層部にトレンチ２（たとえば、深さＤ＝４０００Å）が形成され、このトレンチ２に酸化シリコン３が埋め込まれることにより、高耐圧素子領域４と低耐圧素子領域５とが分離された後、図３Ｂに示すように、熱酸化処理が行われることにより、高耐圧素子領域４に厚いゲート酸化膜６（たとえば、膜厚Ｔ＝１０００Å）が形成される。このとき、低耐圧素子領域５にも同様に厚い酸化膜６ａが成長する。そのため、図３Ｃに示すように、高耐圧素子領域４を覆い、低耐圧素子領域５を露出させるパターンのレジスト膜７が形成され、このレジスト膜７をマスクとするウエットエッチング（ふっ酸液によるエッチング）によって、低耐圧素子領域５の表面の酸化膜６ａが除去される。つづいて、図３Ｄに示すように、レジスト膜７が除去された後、熱酸化処理が行われることにより、低耐圧素子領域５に対応したゲート酸化膜８が形成される。
特開２００２−７６２８８号公報

低耐圧素子領域５に形成される低耐圧トランジスタは、高耐圧素子領域４に形成される高耐圧トランジスタよりも微細な構造である。そのため、低耐圧素子領域５に膜厚の大きな酸化膜６ａが形成されると、図３Ｂに「×」を付して示すように、そのトレンチ２の周辺に酸化膜６ａの圧縮応力による結晶欠陥を生じるおそれがある。このような結晶欠陥は、リーク電流の増大を招く原因となる。

また、低耐圧素子領域５から酸化膜６ａを除去するときに、図３Ｃに示すように、トレンチ２内の酸化シリコン３もエッチングされてしまい、その酸化シリコン３の膜厚（トレンチ２の深さ）がゲート酸化膜６の膜厚Ｔ分だけ薄くなるため、トレンチ２における素子分離耐圧が低下するという問題もある。
さらに、酸化膜６ａの除去時における酸化シリコン３の膜減りは等方的に進行し、かつ、シリコン基板１はふっ酸液に全く不溶であるため、図３Ｃに示すように、素子分離領域とアクティブ領域との界面にディボット（窪み）９が形成されてしまう。このようなディボット９を有していると、図３Ｅに示すように、リソグラフィ技術およびエッチング技術により、ゲート酸化膜６，８上にそれぞれポリシリコンからなるゲート電極１０，１１が形成されるときに、そのディボット９内にポリシリコンが残ってしまう。ディボット９内にポリシリコンが残っていると、その後の工程において、ポリシリコンがディボット９から離脱してパーティクルとなるおそれがある。

また、図３Ｅに示すように、高耐圧素子領域４のゲート酸化膜６の表面と低耐圧素子領域５のゲート酸化膜８の表面との間に大きな段差ＤＬ（１０００Å程度）が生じるという問題もある。この段差ＤＬは、ゲート電極１０，１１を形成する工程などにおけるリソグラフィフォーカスマージンの低下につながり、微細加工に支障を来すおそれがある。
そこで、この発明の目的は、低耐圧素子領域と高耐圧素子領域とに膜厚の異なる酸化膜を良好に形成することができ、これにより半導体装置の特性の向上に寄与することができる半導体装置の製造方法を提供することである。

前記の目的を達成するための請求項１記載の発明は、半導体基板上にトレンチにより分離される高耐圧素子領域および低耐圧素子領域を有し、それらの領域にそれぞれ高耐圧素子および低耐圧素子が形成される半導体装置を製造する方法であって、前記半導体基板に前記トレンチを形成する工程と、前記低耐圧素子領域の表面を覆い、前記高耐圧素子領域の表面を露出させる耐酸化性マスク膜を形成する工程と、前記耐酸化性マスク膜をマスクとする熱酸化処理により、前記高耐圧素子領域に第１の膜厚の第１酸化膜を形成する工程と、前記耐酸化性マスク膜を除去する工程と、前記耐酸化性マスク膜の除去後に、熱酸化処理により、前記低耐圧素子領域に第１の膜厚よりも薄い第２の膜厚の第２酸化膜を形成する工程とを含むことを特徴とする。

この方法によれば、低耐圧素子領域の表面を覆う耐酸化性マスク膜が形成されて、その耐酸化性マスク膜をマスクとする熱酸化処理が行われることにより、高耐圧素子領域に第１の膜厚の第１酸化膜が形成される。このとき、低耐圧素子領域に酸化膜が成長しないので、低耐圧素子領域において、そのような酸化膜の圧縮応力による結晶欠陥を半導体基板に生じるおそれがない。よって、半導体基板の結晶欠陥に起因するリーク電流の増大を防止することができる。

また、第１酸化膜の形成時に、低耐圧素子領域に酸化膜が成長せず、低耐圧素子領域における半導体基板の表面の高さ（半導体基板の第２酸化膜を除いた部分の厚み）が変化しないので、従来の手法で製造される半導体装置と比較して、第１酸化膜の表面と第２酸化膜の表面との間に生じる段差を小さくすることができる。そのため、第１酸化膜および第２酸化膜上に電極を形成する工程などにおけるリソグラフィフォーカスマージンを向上させることができ、良好な微細加工を実施することができる。

さらには、第１酸化膜の形成時に、低耐圧素子領域に酸化膜が成長しないので、低耐圧素子領域から不要な酸化膜を除去する工程（図３Ｃに示す工程に相当する工程）をなくすことができ、その工程が行われることによる各種の問題を回避することができる。すなわち、トレンチにおける酸化シリコンの膜減りによる素子分離耐圧の低下の問題、トレンチの内面とそのトレンチ内の酸化シリコンとの界面（素子分離領域とアクティブ領域との界面）にディボットが形成される問題、ひいてはディボットにポリシリコンなどが残留してパーティクルの発生の原因となる問題などを回避することができる。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。この半導体装置は、シリコン基板５０上に、高耐圧トランジスタ（たとえば、高耐圧ＣＭＯＳ）が形成される高耐圧素子領域５１と、低耐圧トランジスタ（たとえば、低耐圧ＣＭＯＳ）が形成される低耐圧素子領域５２とを有している。

高耐圧素子領域５１と低耐圧素子領域５２とは、シリコン基板５０の表層部に形成された浅いトレンチ５３（たとえば、深さ４０００Å程度）により分離（ＳＴＩ：Shallow Trench Isolation）されている。トレンチ５３には、酸化シリコン５４が埋め込まれている。
高耐圧素子領域５１の表面には、たとえば、膜厚５００Å以上、好ましくは膜厚１０００Å程度の厚いゲート酸化膜５５が形成されている。一方、低耐圧素子領域５２の表面には、たとえば、膜厚３０Å程度の薄いゲート酸化膜５６が形成されている。そして、ゲート酸化膜５５，５６上には、それぞれポリシリコンからなるゲート電極５７，５８が積層されている。

高耐圧素子領域５１に形成される高耐圧トランジスタは、低耐圧素子領域５２に形成される低耐圧トランジスタよりも耐圧の高いトランジスタである。たとえば、高耐圧トランジスタの動作電圧は、４０Ｖ程度であるのに対して、低耐圧トランジスタの動作電圧は、１．８Ｖ程度である。また、低耐圧トランジスタは、高耐圧トランジスタよりも微細な構造であり、高耐圧トランジスタの素子サイズは２０μｍのオーダであるのに対して、低耐圧トランジスタの素子サイズは１μｍのオーダーとなっている。

図２Ａ〜図２Ｅは、この半導体装置の製造工程を順に示す図解的な断面図である。図１に示す半導体装置の製造工程では、まず、図２Ａに示すように、シリコン基板５０の表層部に、反応性イオンエッチングにより、トレンチ５３（たとえば、深さＤ＝４０００Å）が形成される。そして、ＨＤＰ−ＣＶＤ（高密度プラズマ化学的気相蒸着）法などにより、シリコン基板５０の表面に酸化シリコン膜が形成された後、トレンチ５３外の酸化シリコン膜が除去されることにより、トレンチ５３内に酸化シリコン５４が埋め込まれる。トレンチ５３外の酸化シリコン膜は、たとえば、ＣＭＰ（化学的機械的研磨）法により除去することができる。

次に、高耐圧素子領域５１および低耐圧素子領域５２にトランジスタを形成するための拡散工程やイオン注入工程が行われた後、ＣＶＤ法によって、シリコン基板５０の表面に窒化シリコン膜が堆積される。そして、リソグラフィ工程が行われて、その窒化シリコン膜がパターニングされることにより、図２Ｂに示すように、シリコン基板５０上に、低耐圧素子領域５２の表面を覆い、高耐圧素子領域５１の表面を露出させる耐酸化性マスク膜５９が形成される。

つづいて、図２Ｃに示すように、耐酸化性マスク膜５９をマスクとする熱酸化処理により、高耐圧素子領域５１にゲート酸化膜５５（たとえば、膜厚Ｔ＝１０００Å）が形成される。低耐圧素子領域５２は、耐酸化性マスク膜５９で覆われているので、低耐圧素子領域５２において、シリコン基板５０上に酸化膜は成長しない。
その後、熱リン酸液（室温よりも高温のリン酸液）によるウエットエッチング処理が行われる。具体的には、１５０℃のリン酸液中にシリコン基板５０が浸漬される。これにより、図２Ｄに示すように、シリコン基板５０の表面から窒化シリコンからなる耐酸化性マスク膜５９が除去される。

そして、熱酸化処理が再び行われて、低耐圧素子領域５２に酸化膜が成長することにより、図２Ｅに示すように、低耐圧素子領域５２に対応したゲート酸化膜５６が形成される。この後、ゲート酸化膜５５，５６上にそれぞれゲート電極５７，５８が形成されて、図１に示す構造の半導体装置が得られる。
この方法によれば、低耐圧素子領域５２の表面を覆う耐酸化性マスク膜５９が形成されて、その耐酸化性マスク膜５９をマスクとする熱酸化処理が行われることにより、高耐圧素子領域５１にゲート酸化膜５５が形成される。このとき、低耐圧素子領域５２に酸化膜が成長しないので、低耐圧素子領域５２において、そのような酸化膜の圧縮応力による結晶欠陥をシリコン基板５０に生じるおそれがない。よって、シリコン基板５０の結晶欠陥に起因するリーク電流の増大を防止することができる。

また、ゲート酸化膜５５の形成時に、低耐圧素子領域５２に酸化膜が成長せず、低耐圧素子領域５２におけるシリコン基板５０の表面の高さ（シリコン基板５０のゲート酸化膜５６を除いた部分の厚み）が変化しないので、従来の手法で製造される半導体装置と比較して、ゲート酸化膜５５の表面とゲート酸化膜５６の表面との間に生じる段差ＤＬを５００Å程度と小さくすることができる。そのため、ゲート酸化膜５５，５６上にそれぞれゲート電極５７，５８を形成する工程などにおけるリソグラフィフォーカスマージンを向上させることができ、良好な微細加工を実施することができる。

さらには、ゲート酸化膜５５の形成時に、低耐圧素子領域５２に酸化膜が成長しないので、低耐圧素子領域５２から不要な酸化膜を除去する工程（図３Ｃに示す工程に相当する工程）をなくすことができ、その工程が行われることによる各種の問題を回避することができる。すなわち、トレンチ５３における酸化シリコン５４の膜減りによる素子分離耐圧の低下の問題、素子分離領域とアクティブ領域との界面にディボットが形成される問題、ひいてはディボットにポリシリコンなどが残留してパーティクルの発生の原因となる問題などを回避することができる。

以上、この発明の一実施形態を説明したが、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。前記半導体装置の製造工程を順に示す図解的な断面図である。図２Ａの次の工程を示す断面図である。図２Ｂの次の工程を示す断面図である。図２Ｃの次の工程を示す断面図である。図２Ｄの次の工程を示す断面図である。従来の半導体装置の製造工程を順に示す図解的な断面図である。図３Ａの次の工程を示す断面図である。図３Ｂの次の工程を示す断面図である。図３Ｃの次の工程を示す断面図である。図３Ｄの次の工程を示す断面図である。

符号の説明

５０シリコン基板（半導体基板）
５１高耐圧素子領域
５２低耐圧素子領域
５３トレンチ
５５ゲート酸化膜（第１酸化膜）
５６ゲート酸化膜（第２酸化膜）
５９耐酸化性マスク膜

Claims

半導体基板上にトレンチにより分離される高耐圧素子領域および低耐圧素子領域を有し、それらの領域にそれぞれ高耐圧素子および低耐圧素子が形成される半導体装置を製造する方法であって、
前記半導体基板に前記トレンチを形成する工程と、
前記低耐圧素子領域の表面を覆い、前記高耐圧素子領域の表面を露出させる耐酸化性マスク膜を形成する工程と、
前記耐酸化性マスク膜をマスクとする熱酸化処理により、前記高耐圧素子領域に第１の膜厚の第１酸化膜を形成する工程と、
前記耐酸化性マスク膜を除去する工程と、
前記耐酸化性マスク膜の除去後に、熱酸化処理により、前記低耐圧素子領域に第１の膜厚よりも薄い第２の膜厚の第２酸化膜を形成する工程とを含むことを特徴とする、半導体装置の製造方法。