JP2005347538A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 STI構造を有する半導体装置のリーク電流量を少なくする。
【解決手段】半導体基板1に溝を形成して絶縁体を埋め込むことにより、第1素子領域1bを他の素子領域から分離すると共に、第2素子領域1aを他の素子領域から分離する工程と、半導体基板1の第1素子領域1bに位置する部分及び絶縁体の第1素子領域に隣接する部分2bを酸化防止膜bで覆う工程と、半導体基板1を熱酸化することにより、第2素子領域1aに酸化膜3aを形成する工程と、酸化防止膜20bを除去する工程と、半導体基板1を再び熱酸化することにより、第1素子領域1bに第1トランジスタ用の第1ゲート酸化膜を形成すると同時に第2素子領域1aの酸化膜3aを厚くして第2トランジスタ用の第2ゲート酸化膜を形成する工程とを具備する。
【選択図】 図2
【解決手段】半導体基板1に溝を形成して絶縁体を埋め込むことにより、第1素子領域1bを他の素子領域から分離すると共に、第2素子領域1aを他の素子領域から分離する工程と、半導体基板1の第1素子領域1bに位置する部分及び絶縁体の第1素子領域に隣接する部分2bを酸化防止膜bで覆う工程と、半導体基板1を熱酸化することにより、第2素子領域1aに酸化膜3aを形成する工程と、酸化防止膜20bを除去する工程と、半導体基板1を再び熱酸化することにより、第1素子領域1bに第1トランジスタ用の第1ゲート酸化膜を形成すると同時に第2素子領域1aの酸化膜3aを厚くして第2トランジスタ用の第2ゲート酸化膜を形成する工程とを具備する。
【選択図】 図2
Description
本発明は、STI(Shallow Trench Isolation)構造を有する半導体装置の製造方法に関する。特に本発明は、結晶欠陥を抑制することによりリーク電流量を少なくすることができる半導体装置の製造方法に関する。
半導体装置の高集積化に伴い、素子間を分離する構造としてSTI構造が用いられるようになっている。STI構造は、半導体基板のうち素子間となる部分に溝を形成し、この溝に絶縁体を埋め込んだものである。STI構造を採用すると素子間寸法を小さくすることができる。
図9の各図は、STI構造を用いた従来の半導体装置の製造方法の一部を示す断面図である。図9には、低電圧トランジスタのゲート酸化膜と高電圧トランジスタのゲート酸化膜を同一のシリコン基板上に形成する方法が示されている。
図9の各図は、STI構造を用いた従来の半導体装置の製造方法の一部を示す断面図である。図9には、低電圧トランジスタのゲート酸化膜と高電圧トランジスタのゲート酸化膜を同一のシリコン基板上に形成する方法が示されている。
まず図9(A)に示すように、シリコン基板101に溝101a,101bを形成する。そしてこの溝の中及びシリコン基板101上に酸化シリコン膜を例えばCVD法により形成する。次いでシリコン基板101上から酸化シリコン膜をCMPにより除去する。このようにしてシリコン基板101の溝101a,101bには素子分離用の酸化シリコン102a,102bが埋め込まれる。これにより高電圧素子領域100aは酸化シリコン102aにより他の素子から分離され、低電圧素子領域100bは酸化シリコン102bにより他の素子から分離される。
次いで図9(B)に示すようにシリコン基板101を熱酸化する。この熱酸化にはウェット酸化法が用いられる。これによりシリコン基板101のうち、高電圧素子領域100aに位置する部分にはゲート酸化膜103aが形成され、低電圧素子領域100bに位置する部分には酸化膜103cが形成される。この状態においてゲート酸化膜103aは高電圧トランジスタの動作電圧に耐えるには厚さが不十分である。
次いで図9(C)に示すようにゲート酸化膜103a上及び酸化シリコン102a,102bそれぞれの上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターン110を形成する。レジストパターン110は酸化膜103c上が開口している。次いでレジストパターン110をマスクとしてウェットエッチングを行うことにより低電圧素子領域100bから酸化膜103cを除去する。
次いで図9(D)に示すようにレジストパターン110を除去した後、シリコン基板101を再び熱酸化する。このときはドライ酸化法を用いる。これによりシリコン基板101のうち低電圧素子領域100bに位置する部分にはゲート酸化膜103bが形成される。またゲート酸化膜103aは厚くなり、高電圧トランジスタの動作電圧に耐える厚さになる。
このようにSTI構造を採用すると、酸化シリコン102a,102bを溝101a,101bに埋め込んだ後に熱酸化を行う必要がある。この熱酸化工程において雰囲気中の酸素が酸化シリコン102a,102bを経由して溝101a,101bの側壁に到達し、シリコン基板101のうち側壁近傍の部分を酸化して膨張させることがある。このような酸化が生じるとシリコン基板101に結晶欠陥が生じ、リーク電流が増加する(例えば特許文献1参照)。
特開2001−257259号公報(第3段落)
上述したように、STI構造を採用した場合、STI構造を形成した後の熱酸化工程においてシリコン基板等の半導体基板に結晶欠陥が生じ、リーク電流が増加するという課題があった。
本発明は上記のような事情を考慮してなされたものであり、その目的は、STI構造を有する半導体装置の製造方法において、結晶欠陥を抑制することによりリーク電流量を少なくすることにある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、STI構造を有する半導体装置の製造方法において、結晶欠陥を抑制することによりリーク電流量を少なくすることにある。
上記課題を解決するため、本発明にかかる半導体装置の製造方法は、
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第1の駆動電圧で駆動する第1トランジスタを形成するための第1素子領域を他の素子領域から分離すると共に、第2の駆動電圧で駆動する第2トランジスタを形成するための第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第1素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第2素子領域に酸化膜を形成する工程と、
前記酸化防止膜を除去する工程と、
前記半導体基板を再び熱酸化することにより、前記第1素子領域に第1トランジスタ用の第1ゲート酸化膜を形成すると同時に前記第2素子領域の前記酸化膜を厚くして第2トランジスタ用の第2ゲート酸化膜を形成する工程と
を具備する。
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第1の駆動電圧で駆動する第1トランジスタを形成するための第1素子領域を他の素子領域から分離すると共に、第2の駆動電圧で駆動する第2トランジスタを形成するための第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第1素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第2素子領域に酸化膜を形成する工程と、
前記酸化防止膜を除去する工程と、
前記半導体基板を再び熱酸化することにより、前記第1素子領域に第1トランジスタ用の第1ゲート酸化膜を形成すると同時に前記第2素子領域の前記酸化膜を厚くして第2トランジスタ用の第2ゲート酸化膜を形成する工程と
を具備する。
この半導体装置の製造方法によれば、第1素子領域に第2ゲート酸化膜となる酸化膜を形成するときに、半導体基板の第1素子領域に位置する部分及び絶縁体の第1素子領域に隣接する部分は酸化防止膜で覆われている。このため熱酸化工程において雰囲気中の酸素は絶縁体を透過しないため、半導体基板のうち絶縁体の側壁と接している部分は酸化されない。
従って半導体装置を製造する工程全体でみた場合、半導体基板のうち絶縁体の側壁と接している部分の酸化量は従来と比べて少なくなる。このため半導体基板のうち第1トランジスタが形成される領域に欠陥は入りにくくなり、第1トランジスタのリーク電流量は少なくなる。
従って半導体装置を製造する工程全体でみた場合、半導体基板のうち絶縁体の側壁と接している部分の酸化量は従来と比べて少なくなる。このため半導体基板のうち第1トランジスタが形成される領域に欠陥は入りにくくなり、第1トランジスタのリーク電流量は少なくなる。
本発明に係る他の半導体装置の製造方法は、
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第1の駆動電圧で駆動する第1トランジスタを形成するための第1素子領域を他の素子領域から分離すると共に、第2の駆動電圧で駆動する第2トランジスタを形成するための第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第2素子領域に位置する部分及び前記絶縁体の前記第2素子領域に隣接する部分を第1酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域に第1トランジスタ用の第1ゲート酸化膜を形成する工程と
前記第1酸化防止膜を除去する工程と
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第1素子領域に隣接する部分を第2酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第2素子領域に第2トランジスタ用の第2ゲート酸化膜を形成する工程と、
前記第2酸化防止膜を除去する工程と、
を具備する。
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第1の駆動電圧で駆動する第1トランジスタを形成するための第1素子領域を他の素子領域から分離すると共に、第2の駆動電圧で駆動する第2トランジスタを形成するための第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第2素子領域に位置する部分及び前記絶縁体の前記第2素子領域に隣接する部分を第1酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域に第1トランジスタ用の第1ゲート酸化膜を形成する工程と
前記第1酸化防止膜を除去する工程と
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第1素子領域に隣接する部分を第2酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第2素子領域に第2トランジスタ用の第2ゲート酸化膜を形成する工程と、
前記第2酸化防止膜を除去する工程と、
を具備する。
第1ゲート酸化膜を形成する工程は、ドライ酸化法により熱酸化を行う工程であり、前記第2ゲート酸化膜を形成する工程は、ウェット酸化法により前記第2ゲート酸化膜を前記第1ゲート酸化膜より厚く形成する工程であってもよい。
この場合、前記第2トランジスタ用のゲート酸化膜を形成する工程は、前記第1ゲート酸化膜を形成する工程より前記半導体基板の温度を高温にしてもよい。この場合本発明は特に効果を発揮する。
この場合、前記第2トランジスタ用のゲート酸化膜を形成する工程は、前記第1ゲート酸化膜を形成する工程より前記半導体基板の温度を高温にしてもよい。この場合本発明は特に効果を発揮する。
本発明に係る他の半導体装置の製造方法は、
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第1の駆動電圧で駆動する第1トランジスタを形成するための第1素子領域を他の素子領域から分離すると共に、第2の駆動電圧で駆動する第2トランジスタを形成するための第2素子領域を他の素子領域から分離する工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域に第1トランジスタ用のゲート酸化膜を形成すると同時に前記第2素子領域に酸化膜を形成する工程と、
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第1素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第2素子領域の前記酸化膜を厚くして第2トランジスタ用のゲート酸化膜を形成する工程と
を具備する。
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第1の駆動電圧で駆動する第1トランジスタを形成するための第1素子領域を他の素子領域から分離すると共に、第2の駆動電圧で駆動する第2トランジスタを形成するための第2素子領域を他の素子領域から分離する工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域に第1トランジスタ用のゲート酸化膜を形成すると同時に前記第2素子領域に酸化膜を形成する工程と、
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第1素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第2素子領域の前記酸化膜を厚くして第2トランジスタ用のゲート酸化膜を形成する工程と
を具備する。
本発明に係る他の半導体装置の製造方法は、
半導体基板に溝を形成し、該溝に素子領域を分離するための絶縁体を埋め込む工程と、
前記絶縁体を酸化防止膜で覆う工程と、
前記半導体基板の表層を熱酸化する工程と
を具備する。
この方法において、素子領域は、例えばトランジスタ、抵抗素子又はダイオードが形成される領域である。
半導体基板に溝を形成し、該溝に素子領域を分離するための絶縁体を埋め込む工程と、
前記絶縁体を酸化防止膜で覆う工程と、
前記半導体基板の表層を熱酸化する工程と
を具備する。
この方法において、素子領域は、例えばトランジスタ、抵抗素子又はダイオードが形成される領域である。
上記した各半導体装置の製造方法において、前記絶縁体は酸化シリコンである場合、酸化防止膜は窒化シリコン膜であるのが好ましい。
本発明に係る他の半導体装置の製造方法は、
半導体基板のうち放電用のダイオードが形成される第2素子領域に位置する部分に第2導電型の不純物層を形成する工程と、
前記半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、トランジスタが形成される第1素子領域を他の素子領域から分離すると共に、前記第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第2素子領域に位置する部分及び前記絶縁体の前記第2素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記絶縁体をマスクとして第1導電型の不純物イオンを注入することにより、前記半導体基板の前記第1素子領域に位置する部分にソース及びドレインとなる不純物領域を形成すると同時に、前記半導体基板の前記第2素子領域に位置する部分に、前記第2導電型の不純物層の上に位置する第1導電型の不純物層を形成する工程と、
を具備し、
前記第2素子領域において前記第2導電型の不純物層と前記第1導電型の不純物層はダイオードを形成する。
半導体基板のうち放電用のダイオードが形成される第2素子領域に位置する部分に第2導電型の不純物層を形成する工程と、
前記半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、トランジスタが形成される第1素子領域を他の素子領域から分離すると共に、前記第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第2素子領域に位置する部分及び前記絶縁体の前記第2素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記絶縁体をマスクとして第1導電型の不純物イオンを注入することにより、前記半導体基板の前記第1素子領域に位置する部分にソース及びドレインとなる不純物領域を形成すると同時に、前記半導体基板の前記第2素子領域に位置する部分に、前記第2導電型の不純物層の上に位置する第1導電型の不純物層を形成する工程と、
を具備し、
前記第2素子領域において前記第2導電型の不純物層と前記第1導電型の不純物層はダイオードを形成する。
本発明に係る他の半導体装置の製造方法は、
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、トランジスタが形成される第1素子領域を他の素子領域から分離すると共に、前記基板に抵抗が形成される第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第2素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記絶縁体をマスクとして不純物イオンを注入することにより、前記半導体基板の前記第1素子領域に位置する部分にソース及びドレインとなる不純物領域を形成すると同時に、前記半導体基板の前記第2素子領域に位置する部分に、抵抗となる不純物層を形成する工程を具備する。
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、トランジスタが形成される第1素子領域を他の素子領域から分離すると共に、前記基板に抵抗が形成される第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第2素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記絶縁体をマスクとして不純物イオンを注入することにより、前記半導体基板の前記第1素子領域に位置する部分にソース及びドレインとなる不純物領域を形成すると同時に、前記半導体基板の前記第2素子領域に位置する部分に、抵抗となる不純物層を形成する工程を具備する。
以下、図面を参照して本発明の実施形態について説明する。図1は本発明の第1の実施形態に係る半導体チップの平面概略図である。この半導体チップは中央部10bに低電圧で動作する低電圧トランジスタを複数有しており、周辺部10aに高電圧で動作する高電圧トランジスタを複数有している。低電圧トランジスタは半導体メモリの一部を構成しており、高電圧トランジスタはロジック回路の一部を構成している。複数の低電圧トランジスタはSTI構造により互いに分離しており、複数の高電圧トランジスタもSTI構造により互いに分離している。
図2及び図3の各図は、半導体チップの低電圧トランジスタ及び高電圧トランジスタを形成する方法を示す断面図であり、図1のA−A断面に相当する。
まず図2(A)に示すようにシリコン基板1の表面上に熱酸化法により酸化シリコン膜31を形成する。次いで酸化シリコン膜31の上にCVD法により窒化シリコン膜(SiN膜)32を堆積する。この窒化シリコン膜32は後述するCMP時の研磨ストッパーとして作用するものである。
まず図2(A)に示すようにシリコン基板1の表面上に熱酸化法により酸化シリコン膜31を形成する。次いで酸化シリコン膜31の上にCVD法により窒化シリコン膜(SiN膜)32を堆積する。この窒化シリコン膜32は後述するCMP時の研磨ストッパーとして作用するものである。
次いで、窒化シリコン膜32上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像することにより窒化シリコン膜32上にレジストパターンを形成する。このレジストパターンは、STI用の溝が形成される部分の上方が開口されている。次いでこのレジストパターンをマスクとして窒化シリコン膜32及び酸化シリコン膜31をエッチングする。これにより窒化シリコン膜32及び酸化シリコン膜31は、STI用の溝が形成される部分の上方が開口される。
この後レジストパターンを除去する。次いで窒化シリコン膜32をマスクとしてシリコン基板1をエッチングする。これにより周辺部10aには、高電圧トランジスタを形成するための第2素子領域1aを他から分離するように溝33aがシリコン基板1に形成される。また中央部10bには、低電圧トランジスタを形成するための第1素子領域1bを他から分離するように溝33bがシリコン基板1に形成される。
そして溝33a,33bそれぞれの中及びシリコン基板1上に酸化シリコン膜2を例えばCVD法により形成する。
そして溝33a,33bそれぞれの中及びシリコン基板1上に酸化シリコン膜2を例えばCVD法により形成する。
次いで図2(B)に示すように、窒化シリコン膜32を研磨ストッパーとして酸化シリコン膜2をシリコン基板1上からCMPにより研磨除去する。これにより周辺部10aには第2素子領域1aを他の素子領域から分離する酸化シリコン2aがシリコン基板1に埋め込まれ、中央部10bには第1素子領域1bを他の素子領域から分離する酸化シリコン2bがシリコン基板1に埋め込まれる。この際窒化シリコン膜32はわずかに残される。
その後窒化シリコン膜32をエッチングにより除去し、次いで酸化シリコン膜31をエッチングにより除去する。
その後窒化シリコン膜32をエッチングにより除去し、次いで酸化シリコン膜31をエッチングにより除去する。
次いで図2(C)に示すように、第1素子領域1bを含む全面上に酸化防止膜を形成する。この酸化防止膜は例えば膜厚10nmの窒化シリコン膜であり、例えばCVD法を用いて形成される。次いで酸化防止膜全面上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンを用いて酸化防止膜をエッチングする。このようにして酸化防止膜20bを周辺部10a上から除去する。このようにして、シリコン基板1のうち第1素子領域1bに位置する部分及び酸化シリコン2bを酸化防止膜20bにより覆う。このとき中央部10bに位置するシリコン基板1全体を酸化防止膜20bで覆ってもよい。
次いでシリコン基板1を例えば820℃に加熱することにより熱酸化する。このときの熱酸化にはウェット酸化法を用いる。これにより第2素子領域1aのシリコン基板1には高電圧トランジスタ用のゲート酸化膜3aが形成されるが、この状態においてゲート酸化膜3aは高電圧トランジスタの動作電圧に耐えるには厚さが不十分である。
この熱酸化において、第1素子領域1bのシリコン基板1は酸化防止膜20bで覆われているため酸化されず、また雰囲気中の酸素は酸化シリコン2bから遮断されていてこの酸化シリコン2bを透過しないため、シリコン基板1のうち酸化シリコン2bの側壁と接している部分は酸化されない。
次いで図3(A)に示すように酸化防止膜20bをエッチングにより除去する。
次いで図3(B)に示すようにシリコン基板1を例えば750℃に加熱することにより再び熱酸化する。このときの熱酸化にはドライ酸化法を用いる。これにより第1素子領域1bのシリコン基板1には低電圧トランジスタ用のゲート酸化膜3bが形成される。また第2素子領域1aのゲート酸化膜3aは厚くなり、高電圧トランジスタの動作電圧に耐える厚さになる。
次いで図3(B)に示すようにシリコン基板1を例えば750℃に加熱することにより再び熱酸化する。このときの熱酸化にはドライ酸化法を用いる。これにより第1素子領域1bのシリコン基板1には低電圧トランジスタ用のゲート酸化膜3bが形成される。また第2素子領域1aのゲート酸化膜3aは厚くなり、高電圧トランジスタの動作電圧に耐える厚さになる。
次いで図3(C)に示すようにゲート酸化膜3a,3b上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜3a,3bそれぞれの上にゲート電極4a,4bを形成する。次いでゲート電極4a,4bをマスクとしてシリコン基板1に不純物イオンを注入することにより、第2素子領域1aに低濃度不純物層6aを形成するとともに第1素子領域1bに低濃度不純物層6bを形成する。
次いでゲート酸化膜3a,3b上を含む全面上に窒化シリコン膜を形成し、この窒化シリコン膜をエッチバックすることによりゲート電極4a,4bそれぞれの側壁にサイドウォール5a,5bを形成する。次いでゲート電極4a,4b及びサイドウォール5a,5bをマスクとしてシリコン基板1に不純物イオンを再び注入することにより、第2素子領域1aに高電圧トランジスタのソース及びドレインとなる不純物層7aを形成するとともに、第1素子領域1bに低電圧トランジスタのソース及びドレインとなる不純物層7bを形成する。
このように本実施形態では、シリコン基板1を熱酸化して高電圧トランジスタのゲート酸化膜3aの一部分を形成するとき、シリコン基板1のうち第1素子領域1bに位置する部分及び酸化シリコン2bは酸化防止膜20bで覆われている。このため雰囲気中の酸素は酸化シリコン2bを透過しないため、シリコン基板1のうち酸化シリコン2bの側壁と接している部分は酸化されない。
従って半導体装置を製造する工程全体でみた場合、シリコン基板1のうち酸化シリコン2bの側壁と接している部分の酸化量は従来と比べて少なくなる。このためシリコン基板1のうち低電圧トランジスタが形成される領域に欠陥は入りにくくなり、低電圧トランジスタのリーク電流量は少なくなる。
従って半導体装置を製造する工程全体でみた場合、シリコン基板1のうち酸化シリコン2bの側壁と接している部分の酸化量は従来と比べて少なくなる。このためシリコン基板1のうち低電圧トランジスタが形成される領域に欠陥は入りにくくなり、低電圧トランジスタのリーク電流量は少なくなる。
図4の各図は第2の実施形態に係る半導体装置の製造方法を説明する断面図であり、図1のA−A断面図に相当する。本実施形態において第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。まず図4(A)に示すように周辺部10aにおいてシリコン基板1に酸化シリコン2aを埋め込んで第2素子領域1aを他の素子領域から分離すると共に、中央部10bにおいてシリコン基板1に酸化シリコン2bを埋め込んで第1素子領域1bを他の素子領域から分離する。これら酸化シリコン2a,2bの埋め込み方法は第1の実施形態と同一である。
次いでシリコン基板1を例えば750℃で熱酸化する。このときの熱酸化にはドライ酸化法を用いる。これにより第1素子領域1bには低電圧トランジスタ用のゲート酸化膜3bが形成され、第2素子領域1aには高電圧トランジスタ用のゲート酸化膜3aが形成される。なおこのときの熱酸化量はゲート酸化膜3bの厚さにあわせているため、ゲート酸化膜3aの厚さは高電圧トランジスタの動作電圧に耐えるには不十分である。
次いで図4(B)に示すように第1素子領域1b上を含む全面上に酸化防止膜を形成し、この酸化防止膜をパターニングすることにより第1素子領域1bのゲート酸化膜3a及び酸化シリコン2bを酸化防止膜20bで覆う。酸化防止膜20bの形成方法は第1の実施形態と同一である。
次いでシリコン基板1を例えば820℃で再び熱酸化する。このときの熱酸化にはウェット酸化法を用いる。これによりゲート酸化膜3aは厚くなり、高電圧トランジスタの動作電圧に耐えることができるようになる。このとき酸化シリコン2bは酸化防止膜20bで覆われているため、雰囲気中の酸素は酸化シリコン2bを透過しない。このため2回目の熱酸化工程では、シリコン基板1のうち酸化シリコン2bの側壁と接している部分は酸化されない。
次いで図4(C)に示すようにゲート電極4a,4b、サイドウォール5a,5b、低濃度不純物層6a,6b及び不純物層7a,7bを形成する。これらの形成方法は第1の実施形態と同一である。
この第2の実施形態においても、半導体装置を製造する工程全体でみた場合、シリコン基板1のうち酸化シリコン2bの側壁と接している部分の酸化量は従来と比べて少なくなる。このためシリコン基板1のうち低電圧トランジスタが形成される領域に欠陥は入りにくくなり、低電圧トランジスタのリーク電流量は少なくなる。
この第2の実施形態においても、半導体装置を製造する工程全体でみた場合、シリコン基板1のうち酸化シリコン2bの側壁と接している部分の酸化量は従来と比べて少なくなる。このためシリコン基板1のうち低電圧トランジスタが形成される領域に欠陥は入りにくくなり、低電圧トランジスタのリーク電流量は少なくなる。
図5の各図は第3の実施形態に係る半導体装置の製造方法を示す断面図であり、図1のA−A断面図に相当する。本実施形態において第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。まず図5(A)に示すように、周辺部10aにおいてシリコン基板1に酸化シリコン2aを埋め込んで第2素子領域1aを他の素子領域から分離すると共に、中央部10bにおいてシリコン基板1に酸化シリコン2bを埋め込んで第1素子領域1bを他の素子領域から分離する。これら酸化シリコン2a,2bの埋め込み方法は第1の実施形態と同一である。
次いで第1素子領域1b上を含む全面上に酸化防止膜を形成し、この酸化防止膜をパターニングすることにより第1素子領域1b及び酸化シリコン2bを酸化防止膜20bで覆う。酸化防止膜20bの形成方法は第1の実施形態と同一である。
次いでシリコン基板1を例えば820℃で熱酸化する。このときの熱酸化にはウェット酸化法を用いる。これにより第2素子領域1aには高電圧トランジスタ用のゲート酸化膜3aが必要な厚さに形成される。
次いで図5(B)に示すように酸化防止膜20bを除去する。
次いで図5(B)に示すように酸化防止膜20bを除去する。
次いで図5(C)に示すようにゲート酸化膜3a上を含む全面上に酸化防止膜(例えば窒化シリコン膜)を形成する。そしてこの酸化防止膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンを用いて酸化防止膜をエッチングする。このようにしてゲート酸化膜3a及び酸化シリコン2aを酸化防止膜20aで覆う。
その後レジストパターンを除去する。次いでシリコン基板1を例えば750℃で再び熱酸化する。このときの熱酸化にはドライ酸化法を用いる。これにより第1素子領域1bには低電圧トランジスタ用のゲート酸化膜3bが形成される。
次いで図5(D)に示すように酸化防止膜20aを除去した後、ゲート電極4a,4b、サイドウォール5a,5b、低濃度不純物層6a,6b及び不純物層7a,7bを形成する。これらの形成方法は第1の実施形態と同一である。
この第3の実施形態においても、半導体装置を製造する工程全体でみた場合、シリコン基板1のうち酸化シリコン2bの側壁と接している部分の酸化量は従来と比べて少なくなる。このためシリコン基板1のうち低電圧トランジスタが形成される領域に欠陥は入りにくくなり、低電圧トランジスタのリーク電流量は少なくなる。
また本実施形態では高電圧トランジスタ用のゲート酸化膜3aをすべてウェット酸化法により形成している。このため、ゲート酸化膜3aを形成しているときに酸化シリコン2aは高濃度の酸素雰囲気に曝されないため、シリコン基板1のうち酸化シリコン2aの側壁と接している部分の酸化量は従来と比べて少なくなる。従ってシリコン基板1のうち高電圧トランジスタが形成される領域に欠陥は入りにくくなり、高電圧トランジスタのリーク電流量は少なくなる。
図6の各図は第4の実施形態に係る半導体装置の製造方法を示す断面図である。これらの図は図1のA−A断面図に相当するが、半導体チップの周辺部10aに位置する第2素子領域1a及び第3素子領域1cを示しており、中央部10bに位置する素子領域は図示していない。第2素子領域1aには第1〜第3の実施形態に示した高電圧トランジスタが形成され、第3素子領域1cにはダイオードが形成される。このダイオードは、例えば静電気を放電するための保護回路として機能する。
まず図6(A)に示すように第2素子領域1a,第3素子領域1cに第2導電型の不純物イオンを注入してウェル11a,11cを形成する。次いで周辺部10aに酸化シリコン2a,2cを埋め込んで第2素子領域1a,第3素子領域1cそれぞれを他の素子領域から分離する。これら酸化シリコン2a,2cの埋め込み方法は第1の実施形態において酸化シリコン2a,2bをシリコン基板1に埋め込む方法と同一である。
次いで第3素子領域1c上を含む全面上に酸化防止膜(例えば窒化シリコン膜)を形成する。次いでこの酸化防止膜上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして酸化防止膜をエッチングする。これにより第3素子領域1cのシリコン基板1及び酸化シリコン2cは酸化防止膜20cにより覆われる。
次いでシリコン基板1を例えば820℃で熱酸化する。このときの熱酸化にはウェット酸化法を用いる。これにより第2素子領域1aにはゲート酸化膜3aが形成される。このとき雰囲気中の酸素は酸化シリコン2cから遮断されていてこの酸化シリコン2cを透過しないため、シリコン基板1のうち第3素子領域1cに位置する部分は酸化されず、また酸化シリコン2cの側壁と接している部分は酸化されない。
次いで図6(B)に示すようにゲート電極4a、サイドウォール5a、第1導電型の低濃度不純物層6a及び不純物層7aを形成する。これらの工程は第1の実施形態と同一である。このとき低濃度不純物層6a及び不純物層7aを形成するとき、第3素子領域1cのシリコン基板1にも酸化防止膜20cを透過した不純物が打ち込まれ、ウェル11c上に位置する不純物層7cが形成される。
次いで図6(C)に示すように、酸化防止膜20c上を含む全面上に層間絶縁膜8を形成する。次いで層間絶縁膜8上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして層間絶縁膜8、ゲート酸化膜3a及び酸化防止膜20cをエッチングする。これにより高電圧トランジスタのゲート電極4a上に位置するコンタクトホール(図示せず)、不純物層7a上に位置するコンタクトホール8a、及びダイオードの不純物層7cの略中央上に位置するコンタクトホール8cが形成される。
次いでレジストパターンを除去した後、ゲート電極4a上のコンタクトホール及びコンタクトホール8a,8cそれぞれの中、ならびに層間絶縁膜8上にAl合金膜などの金属膜を形成する。次いでこの金属膜をパターニングすることにより、ゲート電極4aに接続する配線9a、不純物層7aに接続する配線9b及び不純物層7cに接続する配線9cが形成される。このようにすると、不純物層7c及びウェル11cはダイオードとして機能する。このダイオードは、例えば静電気を基板に放電してトランジスタを保護するための回路として機能する。
上記の工程により形成される半導体装置では、第3素子領域1cにおいて、シリコン基板1のうち酸化シリコン2cの側壁と接している部分の酸化量は従来と比べて少なくなる。このためシリコン基板1のうち第3素子領域1cに欠陥は入りにくくなり、ダイオードからのリーク電流量は少なくなる。
図7の各図は第5の実施形態に係る半導体装置の製造方法を示す断面図である。これらの図は図1のA−A断面図に相当するが、半導体チップの周辺部10aに位置する第2素子領域1a及び第3素子領域1cを示しており、中央部10bに位置する素子領域は図示していない。第2素子領域1aには第1〜第3の実施形態に示した高電圧トランジスタが形成され、第3素子領域1cには配線の一部である抵抗が形成される。以下、第4の実施形態と同一の構成については同一の符号を付し、説明を省略する。
まず図7(A)に示すように、第4の実施形態と同一の工程により、シリコン基板1に酸化シリコン2a,2cを埋め込み、その後ゲート酸化膜3a、ゲート電極4a、サイドウォール5a、低濃度不純物層6a、不純物層7a、不純物層7c、層間絶縁膜8、ゲート電極4a上に位置するコンタクトホール(図示せず)、コンタクトホール8a及びコンタクトホール8cを形成する。なお本実施形態ではコンタクトホール8cは同一の不純物層7c上に二つ互いに離間して形成される。
次いで図7(B)に示すように、ゲート電極4a上のコンタクトホール及びコンタクトホール8a,8cそれぞれの中、ならびに層間絶縁膜8上にAl合金膜などの金属膜を形成する。次いでこの金属膜をパターニングすることにより、ゲート電極4aに接続する配線9a、不純物層7aに接続する配線9b及び不純物層7cに接続する2つの配線9cが形成される。2つの配線9cは不純物層7cを介して互いに接続している。このため不純物層7cは抵抗として機能する。
本実施形態においてもシリコン基板1のうち第3素子領域1cに欠陥は入りにくくなり、抵抗からのリーク電流量は少なくなる。
本実施形態においてもシリコン基板1のうち第3素子領域1cに欠陥は入りにくくなり、抵抗からのリーク電流量は少なくなる。
図8の各図は第6の実施形態に係る半導体装置の製造方法を示す断面図である。まず図8(A)に示すようにシリコン基板1に素子分離膜である酸化シリコン12を埋め込む。この埋め込み方法は、第1の実施形態において酸化シリコン2a,2bをシリコン基板1に埋め込む方法と略同一である。
次いで図8(B)に示すように、酸化シリコン12上を含む全面上に酸化防止膜(例えば窒化シリコン膜)を形成する。次いでこの酸化防止膜上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして酸化防止膜をエッチングする。これにより酸化シリコン12は酸化防止膜20dにより覆われる。
次いでシリコン基板1を熱酸化する。これによりシリコン基板1表面のうち酸化シリコン12画埋め込まれていない部分に酸化シリコン膜13が形成される。酸化シリコン膜13は、例えばゲート酸化膜であるが、これに限定されない。このとき雰囲気中の酸素は酸化シリコン2dから遮断されていてこの酸化シリコン2dを透過しないため、シリコン基板1のうち酸化シリコン2cの側壁と接している部分は酸化されない。
次いで図8(C)に示すように酸化防止膜20dを除去する。
本実施形態においてもシリコン基板1に発生する結晶欠陥を抑制することができる。
次いで図8(C)に示すように酸化防止膜20dを除去する。
本実施形態においてもシリコン基板1に発生する結晶欠陥を抑制することができる。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
1,101…シリコン基板、1a…第2素子領域、1b…第1素子領域、1c…第3素子領域、2…酸化シリコン膜、2a,2b,2c,102a,102b…酸化シリコン、3a,3b,103a,103b…ゲート酸化膜、4a,4b…ゲート電極、5a,5b…サイドウォール、6a,6b…低濃度不純物層、7a,7b,7c…不純物層、8…層間絶縁膜、8a,8c…コンタクトホール、9a,9b,9c…配線、10a…周辺部、10b…中央部、11a,11c…ウェル、20a,20b,20c,20d…酸化防止膜、31…酸化シリコン膜、32…窒化シリコン膜、33a,33b,101a,101b…溝、110…レジストパターン、100a…高電圧素子領域、100b…低電圧素子領域、103c…酸化膜
Claims (10)
- 半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第1の駆動電圧で駆動する第1トランジスタを形成するための第1素子領域を他の素子領域から分離すると共に、第2の駆動電圧で駆動する第2トランジスタを形成するための第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第1素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第2素子領域に酸化膜を形成する工程と、
前記酸化防止膜を除去する工程と、
前記半導体基板を再び熱酸化することにより、前記第1素子領域に第1トランジスタ用の第1ゲート酸化膜を形成すると同時に前記第2素子領域の前記酸化膜を厚くして第2トランジスタ用の第2ゲート酸化膜を形成する工程と
を具備する半導体装置の製造方法。 - 半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第1の駆動電圧で駆動する第1トランジスタを形成するための第1素子領域を他の素子領域から分離すると共に、第2の駆動電圧で駆動する第2トランジスタを形成するための第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第2素子領域に位置する部分及び前記絶縁体の前記第2素子領域に隣接する部分を第1酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域に第1トランジスタ用の第1ゲート酸化膜を形成する工程と
前記第1酸化防止膜を除去する工程と
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第1素子領域に隣接する部分を第2酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第2素子領域に第2トランジスタ用の第2ゲート酸化膜を形成する工程と、
前記第2酸化防止膜を除去する工程と、
を具備する半導体装置の製造方法。 - 前記第1ゲート酸化膜を形成する工程は、ドライ酸化法により熱酸化を行う工程であり、
前記第2ゲート酸化膜を形成する工程は、ウェット酸化法により前記第2ゲート酸化膜を前記第1ゲート酸化膜より厚く形成する工程である請求項2に記載の半導体装置の製造方法。 - 前記第2トランジスタ用のゲート酸化膜を形成する工程は、前記第1ゲート酸化膜を形成する工程より前記半導体基板の温度を高温にする請求項3に記載の半導体装置の製造方法。
- 半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第1の駆動電圧で駆動する第1トランジスタを形成するための第1素子領域を他の素子領域から分離すると共に、第2の駆動電圧で駆動する第2トランジスタを形成するための第2素子領域を他の素子領域から分離する工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域に第1トランジスタ用のゲート酸化膜を形成すると同時に前記第2素子領域に酸化膜を形成する工程と、
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第1素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第2素子領域の前記酸化膜を厚くして第2トランジスタ用のゲート酸化膜を形成する工程と
を具備する半導体装置の製造方法。 - 半導体基板に溝を形成し、該溝に素子領域を分離するための絶縁体を埋め込む工程と、
前記絶縁体を酸化防止膜で覆う工程と、
前記半導体基板の表層を熱酸化する工程と
を具備する半導体装置の製造方法。 - 前記素子領域はトランジスタ、抵抗素子又はダイオードが形成される領域である請求項6に記載の半導体装置の製造方法。
- 前記絶縁体は酸化シリコンであり、
前記酸化防止膜は窒化シリコン膜である請求項1〜7のいずれか一項に記載の半導体装置の製造方法。 - 半導体基板のうち放電用のダイオードが形成される第2素子領域に位置する部分に第2導電型の不純物層を形成する工程と、
前記半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、トランジスタが形成される第1素子領域を他の素子領域から分離すると共に、前記第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第2素子領域に位置する部分及び前記絶縁体の前記第2素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記絶縁体をマスクとして第1導電型の不純物イオンを注入することにより、前記半導体基板の前記第1素子領域に位置する部分にソース及びドレインとなる不純物領域を形成すると同時に、前記半導体基板の前記第2素子領域に位置する部分に、前記第2導電型の不純物層の上に位置する第1導電型の不純物層を形成する工程と、
を具備し、
前記第2素子領域において前記第2導電型の不純物層と前記第1導電型の不純物層はダイオードを形成する、半導体装置の製造方法。 - 半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、トランジスタが形成される第1素子領域を他の素子領域から分離すると共に、前記基板に抵抗が形成される第2素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第1素子領域に位置する部分及び前記絶縁体の前記第2素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第1素子領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記絶縁体をマスクとして不純物イオンを注入することにより、前記半導体基板の前記第1素子領域に位置する部分にソース及びドレインとなる不純物領域を形成すると同時に、前記半導体基板の前記第2素子領域に位置する部分に、抵抗となる不純物層を形成する工程を具備する半導体装置の製造方法。
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JP2004165785A JP2005347538A (ja) | 2004-06-03 | 2004-06-03 | 半導体装置の製造方法 |
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JP2007059549A (ja) * | 2005-08-23 | 2007-03-08 | Rohm Co Ltd | 半導体装置の製造方法 |
-
2004
- 2004-06-03 JP JP2004165785A patent/JP2005347538A/ja not_active Withdrawn
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